>[0115]在步骤1960中，向第二边缘字线施加电压。如在图13与图16中所描绘的，该电压可以与擦除电压无关。如在图17中所描绘的，该电压可以随着擦除序列进行而增加。如在图18中所描绘的，该电压可以随着擦除序列进行而减少。还要注意，如已经描述的可以将擦除电压相关电压施加至第三边缘字线、第四边缘字线。
[0116]在步骤1962中，向中间WL施加电压。中间字线可以是不被认为是边缘WL的任何字线。在该上下文下，中间字线是与上面提到的边缘WL不同的那些字线。中间字线的电压可以是低电压例如0V。该电压应适于使得能够擦除与数据WL关联的存储器单元。
[0117]在步骤1964中，向衬底(例如，P阱)施加擦除脉冲。该脉冲可以是在例如图13的示例中描绘的擦除电压中的一个擦除电压。
[0118]—种实施方式包括用于操作非易失性存储装置的方法，该方法包括以下内容。将擦除脉冲的序列施加至一组非易失性存储元件。擦除电压随着序列进行在幅值上增加。该组非易失性存储元件与多个字线和选择线关联。多个字线包括与选择线相邻的第一边缘字线。当施加序列中的擦除电压中的每个擦除电压时将选择线浮置。当施加序列中的擦除电压中的每个擦除电压时向第一边缘字线施加电压。对于擦除电压序列的至少一部分而言，施加至第一边缘字线的电压相对于施加至的第一边缘字线的先前电压在幅值上增加。
[0119]一种实施方式包括非易失性存储装置，非易失性存储装置包括一组非易失性存储元件、与该组非易失性存储元件关联的选择线以及与该组非易失性存储元件关联的多个字线。多个字线包括与选择线相邻的第一边缘字线。该装置还包括与多个字线、选择线以及该组非易失性存储元件通信的一个或更多个管理电路。一个或更多个管理电路将擦除电压的序列施加至该组非易失性存储元件，擦除电压随着序列进行在幅值上增加。一个或更多个管理电路当施加序列中的擦除电压中的每个擦除电压时将选择线浮置。一个或更多个管理电路当施加序列中的擦除电压中的每个擦除电压时向第一边缘字线施加电压。对于擦除电压序列的至少一部分而言，施加至第一边缘字线的电压相对于施加至第一边缘字线的先前电压在幅值上增加。
[0120]一种实施方式包括用于操作非易失性存储装置的方法，该方法包括以下内容。向在一组非易失性存储元件的NAND串的下面的衬底施加增加的擦除电压的序列，NAND串与多个数据字线、第一虚设字线、第二虚设字线、多个位线、第一选择线以及第二选择线关联，第一选择线与第一虚设字线相邻，第二选择线与第二虚设字线相邻。结合增加的擦除电压序列的至少一部分，向第一虚设字线与第二虚设字线施加增加的电压序列。当向衬底施加增加的擦除电压序列中的每个电压时将第一选择线与第二选择线浮置。当向衬底施加增加的擦除电压序列中的每个电压时向大部分数据字线施加近似零伏特电压。
[0121]一种实施方式包括非易失性存储装置，非易失性存储装置包括衬底与多个NAND串，多个NAND串包括在衬底上形成的非易失性存储元件、在NAND串的第一端的第一选择栅极以及在NAND串的第二端的第二选择栅极。该装置还包括与多个NAND串关联的多个位线、与第一选择栅极关联的第一选择线以及与第二选择栅极关联的第二选择线。该装置还包括与多个NAND串关联的多个字线。多个字线包括与第一选择线相邻的第一边缘字线和与第二选择线相邻的第二边缘字线。该装置还包括与多个字线、多个位线、第一选择线和第二选择线以及衬底通信的一个或更多个管理电路。一个或更多个管理电路向衬底施加幅值随着序列而增加的擦除电压的序列。一个或更多个管理电路当施加序列中的擦除电压中的每个擦除电压时将第一选择线与第二选择线浮置。一个或更多个管理电路结合擦除电压序列的至少一部分在幅值上的增加来向第一边缘字线与第二边缘字线施加在幅值上增加的电压序列。一个或更多个管理电路当向衬底施加增加的擦除电压序列中的每个电压时向多个字线中的大部分字线施加基本上恒定的电压。
[0122]相对于NAND型闪存提供了上述示例。然而，本发明的原理可以应用到其他类型的非易失性存储器，包括那些当前存在的非易失性存储器以及那些考虑使用待发展的新技术的非易失性存储器。
[0123]用于示出和描述的目的，给出了本发明的前述详细描述。其并不旨在穷举或将本发明限制为所公开的精确形式。可以根据以上教示做出许多修改和变型。选择所描述的实施方式是为了最好地解释本发明的原理及实际应用，从而使得本领域的其他技术人员能够最佳地利用具有适于所预期的特定用途的各种修改和各种实施方式的本发明。其旨在由所附权利要求书来限定本发明的范围。
【主权项】
1.一种用于操作非易失性存储装置的方法，所述方法包括: 将幅值随着擦除电压的序列进行而增加的所述擦除电压的序列施加至一组非易失性存储元件，所述一组非易失性存储元件与多个字线以及选择线关联，所述多个字线包括与所述选择线相邻的第一边缘字线(1402); 当施加所述序列中的所述擦除电压中的每个擦除电压时将所述选择线浮置(1404);以及 当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第一边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第一边缘字线的所述电压相对于施加至所述第一边缘字线的先前电压在幅值上增加(1406)。2.根据权利要求1所述的方法，其中，施加至所述第一边缘字线的所述电压相对于施加至所述第一边缘字线的先前电压在幅值上增加与对应擦除电压的幅值的增加大约相同的幅值或者增加比对应的擦除电压的幅值的增加更小的幅值。3.根据权利要求1或2所述的方法，还包括: 基于擦除循环计数或者基于擦除电压幅值来确定:针对所述擦除电压中的哪个擦除电压，施加至所述第一边缘字线的所述电压应当在幅值上增加。4.根据权利要求1至3中任一项所述的方法，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，以及所述方法还包括: 当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第二边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上增加。5.根据权利要求4所述的方法，其中，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上增加比施加到所述第一边缘字线的对应电压的幅值的增加更小的幅值。6.根据权利要求1至3中任一项所述的方法，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，以及所述方法还包括: 当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第二边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上减少。7.根据权利要求1至6中任一项所述的方法，其中，所述第一边缘字线是虚设字线，所述非易失性存储元件被布置成在衬底上的NAND串，以及所述方法还包括: 当将所述擦除电压中的每个擦除电压施加至所述一组非易失性存储元件时，将近似于OV的电压施加至所述多个字线中的未接收渐增的电压或渐减的电压的字线，所述擦除电压被施加至所述衬底。8.根据权利要求1所述的方法，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，以及所述方法还包括: 当施加所述序列中的擦除电压中的每个擦除电压时向所述第二边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上改变； 其中，当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第一边缘字线施加电压包括:仅在第一预定数量的擦除电压被施加之后或者仅在所述擦除电压已经达到第一预定幅值之后开始增加施加至所述第一边缘字线的电压的幅值； 其中，当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第二边缘字线施加电压包括:仅在第二预定数量的擦除电压被施加之后或者仅在所述擦除电压已经达到第二预定幅值之后开始改变施加至所述第二边缘字线的电压的幅值。9.一种非易失性存储装置，包括: 一组非易失性存储元件(308至322)； 选择线(SGS或SGD)，所述选择线与所述一组非易失性存储元件关联； 多个字线(WL0、WL1、WL2、…)，所述多个字线与所述一组非易失性存储元件关联，所述多个字线包括与所述选择线相邻的第一边缘字线；以及 一个或更多个管理电路(420、442、440、430、444)，所述一个或更多个管理电路与所述多个字线、所述选择线以及所述一组非易失性存储元件通信，所述一个或更多个管理电路向所述一组非易失性存储元件施加幅值随着擦除电压的序列进行而增加的所述擦除电压的序列，所述一个或更多个管理电路当施加所述序列中的所述擦除电压中的每个擦除电压时将所述选择线浮置，所述一个或更多个管理电路当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第一边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第一边缘字线的所述电压相对于施加至所述第一边缘字线的先前电压在幅值上增加。10.根据权利要求9所述的非易失性存储装置，其中，所述一个或更多个管理电路向所述第一边缘字线施加下述电压:所述电压增加与对应擦除电压的幅值的增加大约相同的幅值或者增加比对应擦除电压的幅值的增加更小的幅值。11.根据权利要求9或10所述的非易失性存储装置，其中，所述一个或更多个管理电路基于擦除循环计数或者基于擦除电压幅值来确定:针对所述擦除电压中的哪个擦除电压，施加至所述边缘字线的所述电压应当在幅值上增加。12.根据权利要求9至11中任一项所述的非易失性存储装置，其中，所述多个字线包括与所述第一边缘字线相邻的多个边缘字线，其中，所述一个或更多个管理电路向所述多个边缘字线施加电压序列，对于所述擦除电压的序列的至少一部分，施加至所述多个边缘字线的电压相对于施加至所述多个边缘字线的先前电压在幅值上增加，对于距所述第一边缘字线越远的边缘字线，所述电压增加的幅值越少。13.根据权利要求9至11中任一项所述的非易失性存储装置，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，所述一个或更多个管理电路向所述第二边缘字线施加电压序列，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至第二边缘字线的先前电压在幅值上减少，所述第二边缘字线是数据字线。14.根据权利要求13所述的非易失性存储装置，其中，所述第一边缘字线是虚设字线，所述第二边缘字线是数据字线。15.根据权利要求9至14中任一项所述的非易失性存储装置，其中，所述第一边缘字线是虚设字线，所述非易失性存储元件被布置成在衬底上的NAND串，其中，所述一个或更多个管理电路当向所述一组非易失性存储元件施加所述擦除电压中的每个擦除电压时将近似于OV的电压施加至所述多个字线中的未接收渐增的电压的字线，所述一个或更多个管理电路将所述擦除电压施加至所述衬底。
【专利摘要】本文公开了用于擦除非易失性存储元件的技术。可以将增加的擦除电压的序列施加至衬底。选择线可以浮置并且字线中的许多字线可以保持在低电压(例如，接近0V)。然而，对于擦除电压的序列的至少一部分，施加至边缘字线的电压可以相对于施加至边缘字线的先前电压在幅值上增加。边缘字线可以是与选择线紧邻的字线。施加至边缘字线的增加的电压可以防止或减少损害选择线与边缘字线之间的氧化层。该技术也可以帮助调节在边缘字线上的存储器单元的隧道氧化层两端的电场。
【IPC分类】G11C16/14, G11C11/56, G11C16/34, G11C16/04
【公开号】CN104903965
【申请号】CN201380069234
【发明人】大和田宪, 迪潘舒·杜塔
【申请人】桑迪士克技术有限公司
【公开日】2015年9月9日
【申请日】2013年12月20日
【公告号】EP2941773A1, US8885420, US20140185382, WO2014107346A1