且存储元件的Vth升高。为了将编程电压施加至正在被编程的存储元件的控制栅极，将编程电压施加至适当的字线上。如上所述，NAND串的每个NAND串中的一个存储元件共享同一字线。例如，当对图2A的存储元件222进行编程时，也会将编程电压施加至存储元件244和存储元件254的控制栅极。
[0041]图3描绘了形成在衬底上的NAND串的剖面图。该图被简化并且未按比例绘制。NAND串301包括在衬底340上形成的源极侧选择栅极306、漏极侧选择栅极324及八个存储元件，即存储元件308、310、312、314、316、318、320及322。在每个存储元件与选择栅极306和选择栅极324的任一侧上设置有多个源极/漏极区，其一个示例是源极/漏极区330。
[0042]在一种方法中，衬底340采用三阱技术，衬底340包括在η阱区334内的P阱区332，η阱区334又在ρ型衬底区336内。NAND串及其非易失性存储元件可以至少部分地形成在P阱区上。除了设置有电势为V&的位线326之外，还设置有电势为V SOTKCE的源极供应线304。电压(例如体偏置电压)还可以经由端子302施加至阵列ρ阱区332和/或经由端子303施加至阵列η阱区334。在读取操作或验证操作期间，在已选择字线上提供控制栅极电压Vraiv,在该示例中，该已选择字线为与存储元件316相关联的WL4。此外，强调指出存储元件的控制栅极可以被提供为字线的一部分。例如，WLO、WLl、WL2、WL3、WL4、WL5、WL6和WL7可以分别经由存储元件308、310、312、314、316、318、320和322的控制栅极延伸。向与NAND串301相关联的剩余字线施加通过电压VKEAD。向选择栅极306和选择栅极324分别施加Vsgs和Vsgd。
[0043]图4示出了可以包括一个或更多个存储器管芯或芯片412的非易失性存储装置410。存储器管芯412包括存储器单元的阵列400 ( 二维或三维)、控制电路420、以及读/写电路430A和430B。在一种实施方式中，在阵列的相对侧上，以对称的方式实现通过各种外围电路访问存储器阵列400，以使得每一侧上的访问线和电路的密度降低一半。读/写电路430A和430B包括使得能够并行读取或编程存储器单元的页的多个感测块300。存储器阵列400可经由行解码器440A和440B通过字线以及经由列解码器442A和442B通过位线来寻址。在典型的实施方式中，控制器444与一个或更多个存储器管芯412被包括在同一存储器装置410 (例如，可移除存储卡或封装件)中。命令和数据经由线路432在主机与控制器444之间传递，经由线路434在控制器与一个或更多个存储器管芯412之间传递。一种实施方式可以包括多个芯片412。
[0044]控制电路420与读/写电路430A和430B协作以对存储器阵列400执行存储器操作。控制电路420包括状态机422，片上地址解码器424和功率控制模块426。状态机422提供存储器操作的芯片级控制。片上地址解码器424提供地址接口以在主机或存储器控制器所使用的地址与解码器440A，440B，442A和442B所使用的硬件地址之间进行转换。功率控制模块426控制在存储器操作期间供应到字线和位线的功率和电压。在一种实施方式中，功率控制模块426包括可以创建比电源电压大的电压的一个或更多个电荷泵。
[0045]在一种实施方式中，控制电路420、功率控制电路426、解码器电路424、状态机电路422、解码器电路442A、解码器电路442B、解码器电路440A、解码器电路440B、读/写电路430A、读/写电路430B和/或控制器444中的一个或任意组合可以被称为一个或更多个管理电路。
[0046]图5描绘了存储器单元阵列200的示例结构。在一种实施方式中，存储器单元的阵列被划分成M+1个存储器单元区块。如一般对于快闪EEPROM系统而言，区块是擦除的单位。也就是说，每个区块包含一起擦除的最小数量的存储器单元。通常将每个区块划分成多个页。页是编程的单位。一个或更多个数据页通常存储在存储器单元的一行中。页可以存储一个或更多个扇区。扇区包括用户数据和开销数据。开销数据通常包括根据扇区的用户数据计算的奇偶位纠错码(ECC)。当将数据编程到阵列时，(下面描述的)一部分控制器计算ECC奇偶，并且当从阵列读取数据时也检查ECC。可替选地，ECC和/或其他开销数据存储在与它们所属的用户数据不同的页或者甚至不同的区块中。与磁盘驱动器中的扇区的大小相对应，用户数据的扇区通常是512个字节。大量的页形成区块，例如，区块大概由8页最高达32页、64页、128页或更多页形成。也可以使用不同大小的区块和布置。
[0047]在另一实施方式中，将位线划分成奇数位线和偶数位线。在奇数/偶数位线架构中，同时对沿着公共字线并且连接至奇数位线的存储器单元进行编程，而在另一时间对沿着公共字线并且连接至偶数位线的存储器单元进行编程。
[0048]图5还示出了存储器阵列400的区块i的更多细节。区块i包括X+1个位线和X+1个NAND串。区块i还包括64个数据字线(WL0至WL63)、2个虚设字线(WL_dO和WL_dl)、漏极侧选择线(SGD)和源极侧选择线(SGS)。每个NAND串的一个终端经由(连接至选择线S⑶的)漏极选择栅极连接至对应的位线，并且另一终端经由(连接至选择线SGS的)源极选择栅极连接至源极线。由于存在有64个数据字线和2个虚设字线，所以每个NAND串包括64个数据存储器单元和2个虚设存储器单元。在其他实施方式中，NAND串可以具有比64个更多或更少的数据存储器单元以及更多或更少的虚设存储器单元。数据存储器单元可以存储用户数据或系统数据。虚设存储器单元通常不用于存储用户数据或系统数据。一些实施方式不包括虚设存储器单元。
[0049]图6是被划分成被称为感测模块480的核心部分和公共部分490的单个感测块300的框图。在一种实施方式中，存在有针对每个位线的单独的感测模块480和针对一组多个感测模块480的一个公共部分490。在一个示例中，感测块将包括I个公共部分490和8个感测模块480。组中的感测模块中的每个感测模块经由数据总线472与关联的公共部分通信。对于其他细节，参考于2004年12月29日提交的名称为“Non-volatile memory andmethod with shared processing for an aggregate of read/write circuits，，的美国专利申请公开2006/0140007，该美国专利申请公开的全部内容通过引用合并到本文中。
[0050]感测模块480包括用于确定所连接的位线中的导电电流是在预定阈值电平之上还是之下的感测电路470。在一些实施方式中，感测模块480包括通常被称为感测放大器的电路。感测模块480还包括用于设定所连接的位线上的电压条件的位线锁存器482。例如，在位线锁存器482中锁存的预定状态将导致所连接的位线被拉至指定编程禁止的状态(例如，Vdd)。
[0051 ] 公共部分490包括处理器492、数据锁存器组494和耦接在数据锁存器组494和数据总线471之间的I/O接口 496。处理器492进行计算。例如，处理器492的功能中的一个功能是确定存储在所感测的存储器单元中的数据并且将所确定的数据存储在数据锁存器组中。数据锁存器组494用于存储在读取操作期间由处理器492确定的数据位。数据锁存器494还可以用于存储在编程操作期间从数据总线471导入的数据位。所导入的数据位表示要被编程到存储器中的写入数据。I/O接口 496在数据锁存器494和数据总线471之间提供接口。
[0052]在读取或感测期间，系统的操作处于状态机422的控制下，状态机422控制向寻址单元供应不同的控制栅极电压。当状态机422单步调试与由存储器支持的各种存储器状态对应的各种预定控制栅极电压时，感测模块480可以在这些电压中的一个电压上跳变，并且经由总线472将输出从感测模块480提供至处理器492。此时，处理器492通过考虑感测模块的跳变事件和关于经由输入线493从状态机施加的控制栅极电压的信息来确定得到的存储器状态。然后，处理器492计算针对存储器状态的二进制编码，并且将得到的数据位存入数据锁存器494。在核心部分的另一实施方式中，位线锁存器482具有双重职责，即用作用于锁存感测模块480的输出的锁存器，还用作为如上所述的位线锁存器。
[0053]可以预期，一些实施方式包括多个处理器492。在一种实施方式中，每个处理器492包括输出线(图6中未描绘)，以使得输出线中的每个输出线线或(wired-OR)在一起。在一些实施方式中，在将输出线连接至线或线之前，将输出线反相。该配置使得在编程验证处理期间能够快速确定何时完成了编程处理，因为接收线或线的状态机可以确定何时正在被编程的所有位达到期望电平。例如，当每个位已经达到其期望电平时，将针对该位的逻辑零(或数据I被反相)发送至线或线。当全部位输出数据O (或数据I被反相)时，则状态机知道要终止编程处理。在每个处理器与8个感测模块通信的实施方式中，(在一些实施方式中)状态机可能需要读取线或线8次，或者将逻辑添加至处理器492以累积关联的位线的结果，使得状态机仅需要读取线或线I次。
[0054]在编程或验证期间，将要被编程的数据从数据总线471存储在数据锁存器组494中。在状态机的控制下，编程操作包括被施加至所寻址的存储器单元的控制栅极的一系列编程电压脉冲(具有增大的幅度)。每个编程脉冲之后是验证处理，以确定是否已经将存储器单元编程到期望状态。处理器492相对于期望存储器状态监测验证的存储器状态。当二者一致时，处理器492可以设置位线锁存器482，以便使得位线被拉至指定编程禁止的状态。即使耦接至位线的单元在其控制栅极上受到编程脉冲的情况下，这也禁止对耦接至位线的单元进一步编程。在其他实施方式中，处理器初始地加载位线锁存器482，并且感测电路在验证处理期间将位线锁存器482设定成禁止值。
[0055]数据锁存器堆494包含与感测模块对应的一堆数据锁存器。在一种实施方式中，每个感测模块480存在有3至5个(或另一数目的)数据锁存器。在一种实施方式中，锁存器均为一位。在一些实现方式中(但不要求)，将数据锁存器实现为移位寄存器，以使得将存储在其中的并行数据转换成用于数据总线471的串行数据，并且反之，将用于数据总线471的串行数据转换成存储在其中的并行数据。在一种实施方式中，与m个存储器单元的读取/写入区块对应的全部数据锁存器可以链接在一起以形成区块移位寄存器，以使得能够通过串行传送来输入或输出数据的区块。特别地，成排的读取/写入模块被适配，以使得其每一组数据锁存器中的每个数据锁存器依次将数据移位入或移位出数据总线，就好像它们是用于整个读取/写入区块的移位寄存器的一部分。
[0056]在下述文献中可以找到关于读取操作和感测放大器的附加的信息:(1)美国专利 7,196,931， “Non-Volatile Memory And Method With Reduced Source LineBias Errors,，，；(2)美国专利 7,023,736，^Non-Volatile Memory And Methodwith Improved Sensing, ”；(3)美国专利申请公开 N0.2005/0169082 ； (4)美国专利7,196,928, “Compensating for Coupling During Read Operat1ns of Non-VolatileMemory, ”以及(5)于2006年7月20日公开的美国专利申请公开N0.2006/0158947，“Reference Sense Amplifier For Non-Volatile Memory”。通过引用将刚刚上面列出