半导体器件和采用该半导体器件的半导体存储器的制作方法

专利名称：半导体器件和采用该半导体器件的半导体存储器的制作方法
技术领域：
本发明涉及一种半导体器件和一种半导体存储器，尤其是涉及一种用于将两个晶体管的源/漏区相互连接的技术。
背景技术：
现在，包括EEPROM(电可擦可编程只读存储器)的非易失存储器被广泛应用于比如移动电话。例如，一个EEPROM根据是否有一个电荷存储于它的浮动栅中，仅仅允许在每一存储单元晶体管(cell transistor)中存储一比特的信息。然而，为了促进器件尺寸的减小，应当最好是使一个单元晶体管具有多比特结构，它允许在该单元晶体管中存储二比特或更多比特的信息。
过去，人们已经提出多种形式的多比特晶体管，本人已经注意到，这种类型的多比特晶体管包括一个形成有多个沟槽(groove)的硅衬底和形成于沟槽侧壁上的浮动栅。为了详细了解此类多比特晶体管，比如可以参考日本专利3249811和3249812。
在上述多比特晶体管中，源/漏区被形成于沟槽的底部，而一沟道区被形成于硅衬底的表面。因而，所述源/漏区和沟道区彼此位于不同的层次(level)上。此结构与一种典型的MOS(金属氧化物半导体)晶体管的结构完全不同，这种MOS晶体管的源/漏区和沟道区均位于衬底的表面上。
通常，半导体存储器不仅包括单元晶体管还包括用以选择晶体管或者存储体(bank)的选择晶体管。所述选择晶体管通常用作MOS晶体管。所述单元晶体管的源/漏区和所述选择晶体管的源/漏区被连接在一起，以便任何一个所述选择晶体管在接通时选择与其连接的所述单元晶体管或者存储体。然而，如上所述，选择晶体管的源/漏区被形成在衬底的表面上，而单元晶体管的源/漏区被形成在沟槽的底部。更具体地说，这两类不同晶体管的源/漏区在层次上彼此不同，也就是说，不是位于相同的水平面上。因而，在技术上，将这两类晶体管的源/漏区彼此连接是困难的，至今还未曾实现。

发明内容
本发明的一个目的是提供一种半导体器件和一种半导体存储器，其允许与一晶体管的沟道区位于不同层次的该相同晶体管的源/漏区被容易地连接到其它晶体管的源/漏区上。
根据本发明，一种半导体器件包括一第一和一第二晶体管。该第一晶体管的源/漏区形成在一个比它的沟道区部分低的层次上。该第二晶体管的一沟道区和源/漏区形成在与第一晶体管的源/漏区基本相同的层次上。第一晶体管的源/漏区之一与第二晶体管的源/漏区之一在基本相同的水平面上被相互电连接。
而且，根据本发明，一种半导体存储器包括一个具有多个凸起的导电型半导体衬底。一个反导电型的位线被形成在位于相邻的凸起之间的半导体衬底的主表面上。单元晶体管被布置在多个阵列的每一行方向和列方向上，每一单元晶体管将所述位线用作源区或漏区其中之一。所述沟道区被形成在至少一个凸起的顶端。一选择晶体管被形成为具有沟道区和源/漏区，该沟道区和源/漏区位于与所述位线基本上相同的层次上用以选择位线。所述选择晶体管的源/漏区之一与位线被在基本相同的水平面上相互电连接。


通过下面结合附图所进行的详细描述，本发明的目的和特征将会变得更加清楚，其中图1为一局部截面图，示出具体体现本发明的一种单元晶体管；图2示出表示图1所示单元晶体管的等效电路；图3为一截面图，举例示出一种用于在示例性实施例的单元晶体管中写入数据的写模式；图4A至4D为截面图，示出所述示例性实施例的单元晶体管可实现的四种不同状态；图5A和5B为截面图，示出一种用于在示例性实施例的单元晶体管中读出数据的读出模式；图6A和6B为截面图，用于理解一个状态(1，0)怎样被从所述示例性实施例的单元晶体管中感测；图7为一截面图，用于理解一种将被注入在构成所述单元晶体管一部分的浮动栅中的电子释放的具体方法；图8为一结构图，示意性地示出所述示例性实施例的一种半导体存储器的总体结构；图9为部分剖视的局部透视图，示出所述示例性实施例的所述半导体存储器；图10至35为部分剖视的局部透视图，举例示出制造示例性实施例的所述半导体存储器的一系列步骤；图36为一透视图，示出根据本发明的所述半导体存储器的一个可选实施例；图37为一透视图，示出被包含在所述可选实施例中的三种不同金属线；图38A至57为截面图，举例示出制造所述可选实施例的所述半导体存储器的一系列步骤；图58为一截面图，示出表示本发明另一可选实施例的一种S型存储器的具体结构；图59为一截面图，示出表示本发明再一优选实施例的一种L型存储器的具体结构；图60示出一表格，列出在图58所示实施例的每一写模式，读出模式和删除模式下，被施加在源/漏区BL1和BL2及控制栅CG上的具体电压；图61示出一表格，列出在图59所示实施例的每一写模式，读出模式和删除模式下，被施加在源/漏区BL1和BL2及控制栅CG上的具体电压。
具体实施例方式
参见图1，示出一种被包含在本发明的半导体存储器中的单元晶体管。如图所示，以TC标记的单元晶体管被形成在一个P型硅衬底12上，该硅衬底12是一种导电型的半导体衬底。一P型阱13被形成于该P型硅衬底12内。多个凸起13a(仅示出一个)从该P型硅衬底12的主表面凸出。
位线BL1和BL2被在该凸起13a的两侧形成于该P型阱13的表面上。更具体地说，一种与所述P型阱13的导电型相反的N型杂质的离子被注入在被预期要形成所述位线BL1和BL2的位置的所述P型阱13的表面。所述位线BL1和BL2被并排地排列在存储器单元阵列的行方向上，并在各自的列方向上延伸。
在所述凸起13a的上表面形成一栅极绝缘层或第一绝缘层15c。该凸起13a具有一对彼此相对的侧壁13b，在侧壁13b上形成有反导电型即N型区域17，区域17在导电型上与凸起13a的相反。所述N型区域17的杂质浓度被选择在1/100与1/10000之间以下，最好是1/1000，与位线BL1和BL2的浓度一样高。
隧道绝缘层或第二绝缘层15a分别覆盖侧壁13b中之一与位线BL1和另一侧壁13b与位线BL2。位线BL1和BL2起到源/漏区的双作用，这将在后面进行描述。在此意义上，位线BL1和BL2有时将被称为源/漏区。
浮动栅FG1和FG2分别面向源/漏区BL1和BL2和凸起13a的相对侧壁13b，并通过隧道绝缘层15a将它们连接。在每一浮动栅FG1和FG2上形成交互多晶(inter-polycrystalline)绝缘层或第三绝缘层15b。在该示例性实施例中，隧道绝缘层15a，交互多晶绝缘层15b和栅极绝缘层15c全都由氧化硅形成。
一控制栅CG通过交互多晶绝缘层15b面向浮动栅FG1和FG2，并通过栅极绝缘层15c面向凸起13a的上表面13c。作为选择，所述控制栅CG也可以包括面向浮动栅FG1和FG2并且具有介于两者之间的交互多晶绝缘层15b的分段，以及面向上表面13c并且具有介于两者之间的栅极绝缘层15c的分段。在这样一种选择情形下，上述分段将彼此电隔离并被独立地电控制。
所述浮动栅FG1和FG2以及控制栅CG都由多晶硅形成。实际上，有多个控制栅CG被排列在列方向上并在每行的方向上延伸，这将在后面进行描述。所述控制栅CG分别起到字线WL0，WL1等等的作用。
在该示例性实施例中，在相对的侧壁13b的表面层和凸起13a的顶面上以一种三维结构形成一沟道区330。由此得出结论，该沟道区330与源/漏区BL1和BL2在层次或者高度上彼此互不相同，即，后者的一部分位于前者的下方。这种结构与其源/漏区和沟道区形成在衬底表面上的上述典型MOS晶体管的结构完全不同。
图2示出表示图1所示单元晶体管TC的一个等效电路，其中包括与之相关联的不同电容。该电容由下列电容器表示在控制栅CG与凸起13a的顶面13c之间的一电容器CCG，在彼此面对的控制栅CG与浮动栅FG1(FG2)之间的一电容器CCF1(CCF2)，在彼此面对的浮动栅FG1(FG2)与凸起13a的侧壁13b之间的一电容器CFG1(CFG2)，以及在彼此面对的浮动栅FG1(FG2)与源/漏区BL1(BL2)之间的一电容器CFS(CFD)。
下文将描述该单元晶体管TC的驱动方法。首先，参见图3以描述2比特数据是怎样被写入该单元晶体管TC的。在该示例性实施例中，电子能被选择地注入浮动栅FG1和FG2任何之一，它们位于凸起13a的相对侧。如图3所示，作为例子，为了将电子注入图中的右侧浮动栅FG2，比如一个2.2V的栅压被施加在控制栅CG上，而比如一个6V的电压被施加在源/漏区BL2上，电子应能被注入该源/漏区BL2。同时，所述衬底12和其它源/漏区BL1接地。结果，一个用于写入的电位差即6V就被施加在源/漏区BL1和BL2之间。
在图3所示的条件下，被施加到控制栅CG的正电位导致在凸起13a的顶面13c的表面形成一个反型层13d。如此形成的该反型层13d导致N型区域被彼此电互连。因为所述每一N型区域17与所述N型源/漏区BL1和BL2其中之一相连接，所述N型源/漏区BL1和BL2它们自身被相互连接。因而，一种载体，在此示例性实施例中为电子，流过用箭头50和52标示的路径。
请注意，除了别的以外，电子沿顶面13c流动，所述浮动栅FG2被正好设置在图中箭头方向上的右手侧。这些电子因而能够被直接向前注入浮动栅FG2，而没有象在常规的结构中那样被导引。这就允许用于将电子吸引向浮动栅FG2的栅压(写电压)VG低于常规的栅压。
而且，形成在凸起13a的侧壁13b上的所述N型区域17用来降低侧壁13b的电阻，因而用于阻碍侧壁13b上的电位降。从而，一个比源/漏区BL1和BL2之间的电压比如6V稍微低些的较高电压被施加到顶面13c的相对端，导致该顶面13c强制地加速电子。结果，电子被有效地注入浮动栅FG2，如图3中的箭头52所示。以此方式，所述N型区域17也用来降低了写电压VG。
当在图3中电子仅被注入右侧浮动栅FG2时，假如将被施加到源/漏BL1和BL2上的电压相互替换，电子就能被注入左侧浮动栅FG1。本示例性实施例因而执行如图4A至4D所示的四种不同状态。图4A表示存储位状态(1，1)，其中电子未被注入浮动栅FG1或者FG2。图4B和4C分别表示存储状态(1，0)和(0，1)，在每一状态中电子被注入浮动栅FG1或者FG2其中之一。图4D表示状态(0，0)，其中电子被注入两个浮动栅FG1和FG2；比如，电子可以被注入右侧浮动栅FG2然后被注入左侧浮动栅FG1。以此方式，本示例性实施例允许两位的数据(1，1)至(0，0)被选择地写入一单个单元晶体管TC。
本示例性实施例包括两个浮动栅FG1和FG2，并允许电子彼此隔离地存在于所述栅极FG1和FG2。因而，与现有结构相比，即使在单元大小被减小的应用情形下，也可以明确地识别所述浮动栅FG1和FG2哪一个包含有效的电子。
下面参照图5A和5B以描述两位数据是怎样从所述单元晶体管TC中读出的。首先，如图5A所示，比如2.2V的栅压VG被施加到所述控制栅CG上。随后，比如1.6V的电压VDD被施加到一个源/漏区BL2上，而另一个源/漏区BL1和衬底12被接地。因而，读出被施加在源/漏区BL1和BL2之间的电位差，即1.6V。在所得的电位分布中，所述控制栅CG的电位为正，因此所述反型层13d被形成在所述凸起13a的顶面13c上。结果，一漏电流Id1就沿图5A中箭头标示的方向流动。
之后，如图5B所示，施加到源/漏区BL1和BL2的电压被相互替换，而栅压VG同样保持为2.2V。结果，在源/漏区BL1和BL2之间的电位差被反向，导致一第二漏电流Id2沿图5B中箭头标示的方向流动。
在本示例性实施例中，由于施加到所述源/漏区BL1和BL2上的电压被替换，可以测量出相继地流动的所述漏电流Id1和Id2。所述漏电流Id1和Id2的值根据状态的不同而不同，这将在下面进行描述。因而，可以将电流组(Id1，Id2)与状态进行一一对应地比较，以确定所述单元处于哪一状态。下面将对在不同状态(1，1)至(0，0)流动的漏电流进行详细描述。
图6A和6B示出该状态(1，0)是怎样被从所述单元晶体管TC检测的。如图6A所示，用与图5A相同的方式将电压施加到单元晶体管TC的结构件上，导致漏电流Id1流动。在此条件下，尽管右侧浮动栅FG2的电位因电子注入而被降低，但它的电位被电容CCF2和CFD向着所述控制栅CG(2.2V)的正电位和源/漏区BL2(1.6V)的正电位升高。因而，浮动栅FG2的电位降被限制，从而所述栅极FG2周围的沟道电阻不会太高。因而所述漏电流Id1具有一个相对大的值。
特别是，与源/漏区BL2接触的所述N型区域17具有一个基本上等于源/漏区BL2电位的电位。因而，浮动栅FG2的电位也由于电容CFG2而被向源/漏区BL侧提高，还降低了所述栅极FG2周围的沟道电阻。结果，所述漏电流Id1的值进一步增加。
之后，如图6B所示，施加到源/漏区BL1和BL2的电压被相互替换，以使漏电流Id2流动。在此情形下，右侧浮动栅FG2的电位因电子注入而被降低。而且，因为右侧源/漏区BL2被接地，通过在栅极FG2与区域BL2之间的电容CFD，浮动栅FG2的电位被向接地电压降低。随后，浮动栅FG2的电位低于图6A的电位，并导致栅极FG2周围的沟道电阻增加。因而，所述漏电流Id2比先前的漏电流Id1小一些。
特别是，所述N型区域17使得右侧浮动栅FG2的电位也因电容CFG2而被向接地侧降低，从而漏电流Id2的值被进一步减少。如上所述，根据(Id1，Id2)＝(大，小)就可以确定为状态(1，0)。为了确定漏电流Id1和Id2中的较大者，可以利用一读出放大器将它们每一个与一个参考电流进行比较，这将在后面进行描述。
为了从单元晶体管TC读出状态(0，1)，电子被注入与所述右浮动栅FG2相对的所述左浮动栅FG1。因而，以与上述相同的方式估算漏电流Id1和Id2，从而保持(Id1，Id2)＝(小，大)。
至于要从单元晶体管TC读出状态(1，1)，电子不被注入浮动栅FG1和FG2中的任何一个。在此情况下，漏电流Ld1和Id2大，因为电子不降低所述浮动栅FG1的电位或者浮动栅FG2的电位。在右和左方向上这种状态是对称的，即漏电流Id1和Id2不是彼此不同；(Id1，Id2)＝(大，大)。此外，至于状态(0，0)，在右和左方向上建立了对称性，因为电子被注入浮动栅FG1和FG2。因而保持(Id1，Id2)＝(小，小)，意味着漏电流Id1和Id2不是彼此不同的。
下面将描述一种释放被注入浮动栅FG1和FG2的电子的具体方法，即删除被存储的数据，其可由示例性实施例得到。如图7所示，为了移去电子，将一个高电位VG比如12V施加到控制栅CG上，同时衬底12和源/漏区BL1和BL2接地。在这方面，在控制栅CG与源/漏区BL1和BL2之间就相对地形成电位差。比如，控制栅CG与源/漏区BL1和BL2可以分别被施加6V和-6V的电压。
在所形成的电位分布中，从浮动栅FG1(FG2)来看，控制栅CG的电位较高，从而通过所述交互多晶绝缘层15b电子移到控制栅CG。当然，通过使衬底12的电位比控制栅CG的电位高些，可以使电子移到衬底12。
基于所述单元晶体管TC被选入所述存储单元阵列中的假设，已经对示例性实施例的所述写入、读出和删除操作进行了图示和描述。然而，实际上，该单元晶体管TC有时未被选择。即使该单元晶体管TC未被选择，为了选择另一单元晶体管TC，位线BL1被施加驱动电压VDD。在此情况下，由于在浮动栅FG1与位线BL1之间存在一大电容CFS，则未被选择的单元晶体管TC的浮动栅FG1的电位被拉向该位线BL1的电位。结果，在浮动栅FG1与源/漏区BL1之间的电位差减小，从而在浮动栅FG1与区域BL1之间的隧道绝缘层15a被防止受所述强电场的作用。因而，成功地防止了将会损坏该隧道绝缘层15a的一隧道电流流过该绝缘层15a。
需要注意的是，在浮动栅FG1(FG2)与源/漏区BL1(BL2)之间的电容CFS(CFD)在获得与未被选择条件、写入、读出和删除相关的优点方面起到一个重要的作用。在本示例性实施例中，为了减小浮动栅FG1和FG2之间的距离，浮动栅FG1(FG2)被设置在源/漏区BL1(BL2)的上方，从而减小了器件大小并增大了电容CFD和CFS。浮动栅FG1(FG2)与源/漏区BL1(BL2)彼此相对的区域是可以选择的。然而，当该上方区域变得较大时就较容易获得上述优点，即使该区域小时也能获得上述优点。
参见图8，对根据本示例性实施例的一种半导体存储器的总的电路布置进行描述。在图8中，单元晶体管TCi,j是一个位于第i行和第j列的单元晶体管并且其结构和操作方式与上述相同。每一单元晶体管TCi,j属于一个特定的(1列)×(n行)存储体BNKj(j＝0，1，2，…)；(n行的)n表示一个可以选择的自然数，而BNKj的j表示一个列数，对于属于该存储体BNKj的所有单元晶体管Ti,j都是共用的。
每一个选择晶体管STEi,j和STOi,j被连接到一个特定的存储体BNKj(j＝0，1，2，…)上用于选择该存储体BNKj。更具体地是，所述选择晶体管STEi,j被用于选择偶数存储体BNKj(j＝0，2，4，…)，下文中有时将被称作偶数存储体选择晶体管。其它选择晶体管STOi,j被用于选择奇数存储体BNKj(j＝1，3，5，…)，下文中有时将被称作奇数存储体选择晶体管。
在每隔一列的所述偶数存储体选择晶体管STEi,m具有被互连的它们的源/漏区之一，如图所示。每一虚拟接地线VGi(i＝0，2，4，…)被连接到节点A，D和E之一上，而上述源/漏区被在这些节点上互连。这也适用于奇数选择晶体管STOi,j，除了它们的源/漏区被互连的节点被从偶数存储体选择晶体管STEi,j的节点按照每一列转换之外，如图所示。
所标示的STEi-1,j(j＝0，1，2，3，…)为偶数存储体选择晶体管，每一晶体管用于在被按照列方向计算的第(i-1)存储体之中选择一个偶数存储体。而且，所标示的STOi+1,j(j＝0，1，2，3，…)为奇数存储体选择晶体管，每一晶体管用于在被按照列方向计算的第(i+1)存储体之中选择一个奇数存储体。
所述虚拟接地线VGi(i＝0，2，4，…)由铝或者类似金属制成，以便使它们的电阻被降低。另一方面，位线BLi(i＝0，1，2，…)作为扩散层具有比所述虚拟接地线VGi的电阻大得多的电阻。
下面将描述图8所示的所述半导体存储器的操作方式。所述半导体存储器不通过将一字线和一位线组合而选择一单元晶体管，但是首先从一组偶数存储体BNKj(j＝0，2，4，…)和一组奇数存储体BNKj(j＝1，3，5，…)中选择其中之一，然后从属于被选择的偶数或者奇数存储体BNKj的单元晶体管TCi,j中选择其中之一。
比如，假设属于偶数存储体BNK0的单元晶体管TC0,0被选择。然后，一个偶数存储体选择线SEi被导致升高以选择一组偶数存储体BNKj(j＝0，2，4，…)，从而开启所述偶数存储选择晶体管STEi,j(j＝0，2，4，…)。同时，其它选择线SEi-1，SOi和SOi+1被导致降低因而用以关闭其栅极被连接到这样的选择线上的所有晶体管。在所形成的电压分布中，处于开启(ON)状态的所述偶数存储体选择晶体管STEi,0和STEi,1分别选择位线BL0和BL1，并将它们分别电连接到虚拟接地线VG0和VG2。同样地，被连接到其它偶数存储体BNK2和BNK4的位线被开始与所述虚拟接地线电连接。以此方式，一组偶数存储体BNKj(j＝0，2，4，…)被选择。
随后，为了在读出模式下选择单元晶体管TC0,0，被连接到单元晶体管TC0,0的位线BL0达到接地电位，位线BL1被施加1.6V电压作为电压VDD。之后，所述字线WL0被施加2.2V的电压作为读出电压VG。需要注意的是，这些电压被通过一个存储体选择器300从一个数据传输线/接地线选择器302输出。
上述电压导致一个第一漏电流Id1流过所述单元晶体管TC0,0，参见图5A。该第一漏电流Id1从一个读出放大器304以这样的顺序顺序地流过数据传输线/接地线选择器302，存储体选择器300，虚拟接地线VG2，节点D，节点C，偶数存储体选择晶体管STEi,1，位线BL1，单元晶体管TC0,0，位线BL0，偶数存储体选择晶体管STEi,0，节点B，节点A，虚拟接地线VG0，存储体选择器300和数据传输线/接地线选择器302。在此瞬间，存储体选择器300除了选择所述目标偶数存储体BNK0之外不选择偶数存储体(BNK2，BNK4，…)的晶体管，防止该漏电流流过不必要的偶数存储体的单元晶体管。
此后，位线BL0和BL1之间的电位差被互相替代，而其它电压保持相同。结果，一第二漏电流Id2流过该单元晶体管TC0,0，参见图5B。该第二Id2流过一个与所述第一漏电流Id1的路线相反的路线。
上述过程允许该读出放大器304计算出流过该单元晶体管TC0,0的所述第一和第二漏电流Id1和Id2，从而确定“(1，1)”至“(0，0)”四个状态中的哪一个被存储在该单元晶体管TC0,0中。
在图8所示的电路中，第一漏电流Id1不会恒定不变地流过作为扩散层的高阻位线BL0和BL1，但是流过所述虚拟接地线VG2(它由铝制成因而电阻低)直到目标存储体BNK0，然后流过位线BL1。其后，流过所述单元晶体管IC0,0的所述漏电流Id1通过位线BL0流过该虚拟接地线VG0。
因而，当第一漏电流Id1流过上述线路时的电阻要比当它恒定地流过位线BL0和BL1时的电阻低些。因而，本示例性实施例能够以高速读出所述第一漏电流Id1和第二漏电流Id2。
在上述特定的过程中，属于偶数存储体BNK0的单元晶体管TC0,0被选择。另一方面，选择属于奇数存储体组BNKi(j＝1，3，5，…)的晶体管TCi,j，则奇数存储体选择线SOi被导致升高因而用以开启所述奇数存储体选择晶体管STOi,j(j＝0，1，2，…)。其它选择线SEi，SEi-1和SOi+1被导致降低，以便其栅极被连接到这样的选择线上的所有晶体管被关闭。其它过程与上述选择偶数存储体的过程相同，为了避免冗余，将不再具体描述。上述选择一个单元晶体管的方法有时被称为一种虚拟接地系统并被在日本公开专利No.3-179775中具体记载。
图9为一个示出本示例性实施例的半导体存储器的局部剖开透视图。在图9中，其构件与上述构件相同并用相同的附图标记表示。如图所示，在一中间层绝缘膜(未示出)中埋设有一导电插塞63。所述虚拟接地线VG4被形成于该中间层绝缘膜上并与该导电插塞63电连接。与图8中的节点E相对应，该导电插塞63被电连接到所述偶数存储体选择晶体管STEi,2和STi,4的源/漏极互连的点上。每一字线WL0和WL1被图1的控制栅CG执行，沿行方向延伸。
单元晶体管TC0,1的沟道区由一个凸起13a的相对侧壁13b和顶部13c形成，而且其源/漏区BL2位于由所述顶部13c所形成的沟道区部分的下方。另一方面，所述偶数存储体选择晶体管STEi,2为一种常规的MOS晶体管，其具有源/漏区50和一个基本上位于相同平面的沟道区51。
如图9所示，所述偶数存储体选择晶体管STEi,2没有定位于一个硅衬底12的表面所位于的常规的层次L1上，而是位于一个比该层次L1低的层次L2上。该层次L2基本上与所述单元晶体管TC0,1的源/漏区BL2的层次一致。由此得出结论，两个晶体管STEi,2和TC0,1的源/漏区50和BL2分别位于基本上相同的平面上，因而能够在水平方向上容易地相互电连接。这就成功地克服了上述源/漏区的互连所特有的技术问题。
参见图10至35，将描述本示例性实施例的一种制造所述半导体存储器的方法。首先，如图10所示，采用一种常规方法在P型硅衬底12的主表面上形成用于隔离的沟槽(trench)12a(在本示例性实施例中为STI(浅沟槽隔离))。随后，在沟槽12a内埋设二氧化硅层或者类似的绝缘层10。然后，衬底12的表面被进行热氧化处理从而形成一层二氧化硅膜18。为了制造所述P型硅衬底12，可以在一个具有约4.0×1018cm-3的硼浓度的P型衬底上形成一个具有约1.0×1015cm-3的硼浓度的P型外延层。
如图11所示，在图10所示的步骤之后，离子被注入硅衬底12以在衬底12内形成P型阱13。更具体地说，在下面的条件下离子被连续四次注入。对于第一次和第二次离子注入，一个离子籽(ion seed)为BF2(氟化硼)，对于第三次和第四次离子注入，为B(硼)。对于第一次离子注入，加速度能量为15keV，对于第二次离子注入为45keV，对于第三次离子注入为20keV，而对于第四次离子注入为40keV。此外，第一次离子注入的剂量为5.0×1011cm-2，第二次离子注入为5.0×1011cm-2，第三次离子注入为6.0×1012cm-2，而第四次离子注入为5.0×1012m-2。
之后，如图12所示，采用蚀刻法将全部氧化硅膜18除去。如图13所示，衬底12的表面再次被实行热氧化处理以形成栅极绝缘层15c，它为一氧化硅层。该栅极绝缘层15c约10nm(纳米)厚。之后，在该栅极绝缘层15c上以此顺序依次形成一个约10nm厚的氮化硅层25，一个4nm厚的氧化硅层26和一个50nm厚的氮化硅层27。这些层是通过CVD(化学汽相淀积)法形成的。根据对下面的连续步骤的描述，被堆叠在衬底12上的这些层的作用将变得更加清楚。
如图14所示，在图13所示的位于叠层顶部的所述氮化硅层27上涂覆一层光致抗蚀剂层45。然后，该光致抗蚀剂层45被采用光刻法图形化成条状。随后，所述栅极绝缘层15c，氮化硅层25，氧化硅层26和氮化硅层27，绝缘层10和P型阱13通过图形化的光致抗蚀剂材料或者掩模45被蚀刻。结果，在随后将形成单元晶体管(下文中的存储器单元部分332)的位置形成沟槽28。每一沟槽28的深度是可以选择的，在本示例性实施例中约为380nm。相邻沟槽之间的距离约为160nm。
此外，这样实行上述蚀刻，即，在随后将形成选择晶体管(下文中的选择晶体管部分334)的位置，所述P型阱13和绝缘层10在彼此基本相同的平面内被暴露在外部。蚀刻之后，采用灰化法除去所述光致抗蚀剂层45。
随后，如图15所示，采用CVD法，在图14所示的叠层的全部暴露表面上形成一个约20nm厚的氧化硅层29。如图16所示，然后氧化硅层29被在厚度方向上各向异性地蚀刻，而剩下每一沟槽28的侧壁不进行蚀刻。比如可以通过RIE(反应离子蚀刻)而实现该各向异性蚀刻。
在图16所示的步骤之后，在选择的晶体管部分334内以条状形式形成一光致抗蚀剂层60。然后，通过所述光致抗蚀剂条或掩模60注入砷离子因而在P型阱13上形成所述位线BL1至BL4。此时，剩余在每一沟槽28的侧壁上的所述氧化硅层29可以防止砷离子被注入。而且，充当掩模的所述凸起13a允许在沟槽28的底部以一种自对准方式形成位线BL1至BL4。一种用于上述离子注入的离子籽是As(砷)。所述离子注入可以在15keV的加速度能量和2.0×1014cm-2的剂量的条件下实现。
在图18中，为了能够在一平面图中清楚地显示位线BL1至BL4的结构，光致抗蚀剂条60被用虚线表示。
如图19所示，在每一沟槽28的侧壁上的氧化硅层29被蚀刻约10nm以形成非常薄的膜，但是这样的薄膜未被示出。随后，如图20所示，砷离子被注入每一凸起13a的侧壁13b内，因而形成N型区域17。为了在侧壁13b内注入砷离子，P型硅衬底12应该仅仅相对于注入方向被倾斜。在本示例性实施例中，一条垂直于衬底12的直线n1相对于离子注入方向n0倾斜约+/-20°。
图20所示的离子注入是在以As为离子籽、10keV加速度能量和5.0×1011cm-2剂量的条件下实现的。此外，剩余在每一凸起13a的侧壁上的氧化硅层29可防止砷离子被过度地注入侧壁13b。在该离子注入之后，通过灰化法除去该光致抗蚀剂层60。
沟槽28的表面层要用来实现器件的沟道，所以所述表面层的特性对器件的性能具有决定性的影响。因而，在以后的步骤中必须保护所述表面以避免被污染。为此目的，如图21所示，本示例性实施例通过热氧化法在沟槽28的侧壁和底部形成一个约4nm厚的牺牲氧化硅层31。该牺牲氧化硅层31成功地保护沟槽28的表面以避免被污染。而且，该层31用来除去尤其是沟槽28的表面层的晶格缺陷，从而防止器件性能劣化。需要注意的是，所述牺牲氧化硅层31被形成在位线BL1至BL4的未被所述光致抗蚀剂层60覆盖的部分上的选择晶体管部分334内。
然后，通过CVD法，在包含沟槽28的所述叠层的全部的被暴露表面上形成一个约60nm厚的氮化硅层30。这之后，在该氮化硅层30的与选择晶体管部分334相对应的部分上以条状形式涂覆一层光致抗蚀剂层61。
如图22所示，该氮化硅层30被在厚度方向上各向异性地蚀刻，以便在沟槽28内的层30内形成槽30a。另一方面，在选择晶体管部分334内，充当掩模的所述光致抗蚀剂层61的图案被转换到氮化硅层30上。
在图23所示的步骤之后，所述牺牲氧化硅层31和每一位线BL1至BL4的一部分被选择性地蚀刻，而氮化硅层30作为掩模。结果，在每一位线BL1至BL4内形成一个约10nm深的凹槽32。
然后，如图24所示，为了降低位线BL1至BL4的电阻，砷离子通过槽30a被注入位线BL1至BL4。被如此注入砷离子的部分33构成了高浓度区域，即，在列方向上降低位线BL1至BL4的电阻的n+区域。该注入是在As离子籽、30keV加速度能量和3.0×1015cm-2剂量的条件下实现的。
如图25所示，所述凹槽32通过氮化硅层或掩模30被进行选择性的热氧化处理，从而形成选择性氧化层15d。在选择晶体管部分334内，位线BL1至BL4的未被涂覆氮化硅层30的部分也被氧化，以便在此形成所述选择性氧化层15d。
在已经形成所述选择性氧化层15d之后，采用灰化法除去光致抗蚀剂层61，然后采用蚀刻法除去氮化硅层27和30。在该蚀刻期间，氧化硅层26和牺牲氧化层31起到一种阻止蚀刻的作用。随后，采用蚀刻法除去氧化硅层26以达到该层26被完全除去，但是选择性氧化层15d被保留的程度。在该蚀刻期间，氮化硅层25起到一种阻上蚀刻的作用。图26示出所形成的叠层的结构。
如图27所示，在图26所示的状态下，沟槽28的底部和侧壁被再次进行热氧化处理从而形成所述约5nm厚的隧道绝缘层15a。该隧道绝缘层15a应当最好具有良好的性能，因为它们的性能对于器件的操作具有决定性的影响。为此目的，本示例性实施例通过等离子体氧化形成所述隧道绝缘层15a，它是利用一种采用一径向线隙缝天线的微波激励的、高密度等离子体设备并在等离子体设备中通入一种氪(Kr)和氧气(O2)的混合气体而实现的。
在上述等离子体设备中，被微波激励的Kr撞击O2从而生成大量的原子状态的氧O*。该原子状态的氧O*容易进入沟槽28的表面层并以基本上相同的速率氧化沟槽28的底部和侧面，而与平面方向无关。从而，在沟槽28的角部形成具有均匀厚度的所述隧道绝缘层15，如圆圈中的放大图所示。为了详细地了解等离子体氧化技术，比如可以参见日本应用物理学工程师第48次联席会议的文件No.29p-YC-4以及日本专利公开说明书No.2001-160555。需要注意的是，所述隧道绝缘层15a被形成于在选择晶体管部分334内的位线BL1至BL4的未被所述选择性氧化层15d覆盖的部分上。
图28示出在图27所示步骤之后的一个步骤。如图所示，在隧道绝缘层15a和氮化硅层25上形成一层多晶硅层34。该多晶硅层34约50nm厚并通过就地处理预先掺杂有磷(P)。
随后，如图29所示，该多晶硅层34被在厚度或者深度方向上进行各向异性的蚀刻。结果，在氮化硅层25(图27)上的该多晶硅层34被除去，但是在所述沟槽28侧面上的隧道绝缘层15a的多晶硅层34被保留。被保留在沟槽28侧面上的多晶硅层34构成了所述浮动栅FG1和FG2。此后，通过蚀刻，将图28中的氮化硅层25除去。
应当注意氮化硅层25在直到此制造阶段中所起的作用。该氮化硅层25已经被形成于栅极绝缘层15c上并已经保护栅极绝缘层15c直至图29所示的步骤。
如图30所示，在图29所示的步骤之后，所述叠层的全部被暴露表面被前述等离子体氧化法所氧化。结果，在栅极绝缘层15c下面的硅被氧化，增加了该层15c的厚度。同时，浮动栅FG1和FG2的表面被氧化，结果，形成所述交互多晶绝缘层15b并且每一层的厚度约为8nm。
所述浮动栅FG1和FG2是由多晶硅形成的，以便在浮动栅FG1和FG2的表面上形成无数的平面方向不同的晶粒。然而，等离子体氧化允许一氧化硅层被均匀地形成而与平面方向无关。这就避免了发生这样一种现象所述交互多晶绝缘层15b被局部变薄并且在该变薄部分降低了其绝缘性能。即使当多晶硅被掺杂磷时，也能获得该优点。
如图31所示，在图30所示的步骤之后，在该叠层的全部被暴露表面上形成一层多晶硅层37。然后，在该多晶硅层37上以这样的次序顺序地形成WSi(硅化钨)层36和一个用作氧化硅层的盖层38。此后，这些一层位于另一层之上的层被形成图案以形成字线WL0和WL1以及偶数存储体选择线SE1和SE1-1。该WSi层36用来降低上述线WL0、WL1、SE1和SE1-1的电阻。
如图32所示，在图31所示的步骤之后，在该叠层的全部表面上涂覆一个光致抗蚀剂层39，然后施行光刻蚀法以仅仅在字线WL0和WL1以及选择晶体管部分334上保留。
随后，如图33所示，通过蚀刻而将所述交互多晶绝缘层15b的未被字线WL0和WL1覆盖的部分除去，而所述光致抗蚀剂层39作为掩模。此刻，在字线WL0与WL1之间的栅极绝缘层15c也被轻微地蚀刻。而且，采用一种不同的蚀刻剂通过蚀刻而将所述浮动栅FG1和FG2的未被字线WL0和WL1覆盖的部分除去。
如图34所示，在图33所示的步骤之后，在所述每一凸起13a的未被字线WL0和WL1所覆盖的侧壁13b和顶部13c上形成一个隔离区40。当侧壁13b和顶部13c在毗连的字线WL0和WL1下面形成一个沟道区时，该隔离区40与在附近的字线WL0和WL1下面的这样的沟道电隔离。为了形成该隔离区40，硼离子通过光致抗蚀剂层或掩模39被注入。此刻，衬底12被相对于注入方向倾斜，以便在凸起13a的侧壁13b上形成所述隔离区40。在本示例性实施例中，如前所述，垂直于P型硅衬底12的直线n1相对于离子注入方向n0倾斜约+/-20°。更具体地说，以20keV的加速度能量和1.0×1013cm-2的剂量注入离子籽BF2。
如图35所示，在图34所示的步骤之后，通过灰化将光致抗蚀剂层39除去。随后，低浓度的砷离子被在每一偶数存储体选择线SEi和SEi-1的两侧注入P型阱13。此后的一个步骤是，采用一种常规方法在每一偶数存储体选择线SEi和SEi-1的侧面上形成侧壁绝缘层62，它可以是氧化硅层。之后，具有高浓度的砷离子被注入，而所述侧壁绝缘层62充当掩模，从而形成所述偶数存储体选择晶体管STEi,j，每一晶体管具有源/漏区50，而源/漏区设有一LDD(轻微掺杂的漏极)结构。在每一偶数存储体选择晶体管STEi,j中，隧道绝缘层15a起到一个栅极绝缘层的作用。
再次参见图9，在图35所示的步骤之后，在整个叠层上形成一个氧化硅层或者类似的中间绝缘层(未示出)。随后，在该中间绝缘层和选择氧化层15d中形成一个接触孔，然后将所述导电插塞63埋在该接触孔中。例如，该导电插塞63可以具有一个TiN(氮化钛)和W(钨)双层结构。此后，在该中间绝缘层上形成一个铝层，然后将该铝层图形化以形成与插塞63电连接的虚拟接地线VG4。按照上述步骤的顺序，本示例性实施例的半导体存储器就制成了。
下面将描述本发明的一个可供选择的实施例。在该优选实施例中，其中与前一实施例相同的构件用相同的附图标记来表示，为了避免冗余，将不再具体描述。
通常，一个半导体存储器包括用于驱动单元晶体管的驱动晶体管。在该示例性实施例中，尽管所述驱动晶体管位于与所述选择晶体管STE和STO不同的一个层次或者高度上，但是前者与后者是用相同的步骤形成的。而且，在该示例性实施例中，用于保护的绝缘层被形成于在列方向上的凸起的端部。这些绝缘层是通过与位于半导体存储器中的LDD晶体管上的所述侧壁绝缘层相同的步骤而形成的，其中LDD晶体管即本示例性实施例中的所述驱动晶体管和选择晶体管STE和STO。
此外，在该示例性实施例中，在行方向上以多个阵列布置的所述单元晶体管TC被分成多个块。一个器件隔离区STIa(参见图36)位于相邻的单元晶体管块之间。而且，每一金属线(下文称“第一金属线”)在该行方向上延伸并被连接到处在多个器件隔离区STIa内的控制栅CG上。在此构造中，数据可以被并行写入属于不同块的多个单元晶体管TC或者从其中读出。
在本示例性实施例中，正如在前一实施例中一样，属于每一存储体的所述单元晶体管共用一个沟道区。器件隔离区STIb位于每一存储体的端部，从而相邻的存储体被相互隔离。本示例性实施例也采用所述虚拟接地系统。更具体地说，每一金属线即接地线(下文有时称为“第二金属线”)在列方向上延伸并且被在分配给一个存储体的多个连接部分连接到源/漏区。
本示例性实施例还包括金属线或者第三金属线306(参见图37)，每一金属线在列方向上延伸。所述第三金属线306被连接到在相邻的控制栅之间的源/漏区，从而与所述虚拟接地线共同协作而降低了在列方向上的源/漏区的电阻。每一第三金属线被分配给一个特定的存储体。
参见图36和37，以便更具体地描述三种不同类型的金属线的布置。图36为一透视图，示出一种半导体存储器，其采用所述示例性实施例的虚拟接地系统并且还具有图8所示的电路结构。图36示出器件隔离区STIa和与该区STIa内的除了单元晶体管TC之外的控制栅CG连接的第一金属线38，它们构成了图8所示的存储体BNK。在图36中，示出了在列方向上的凸起端部上的器件隔离区STIb，但是为了图面的简洁，未示出用于保护所述区STIb端部的绝缘层。为了相同的目的，也未示出选择晶体管STE和STO上的侧壁绝缘膜。后面将对图36中未示出的这些构件进行详细描述。
由于下面的原因，器件隔离区STIa非常重要。为了促进速写和速读，单元晶体管TC应当最好是被分成多个块212。器件隔离区STIa被设置在相邻的块212之间，每一个块212在行方向上延伸。每一块212包括比如32个或64个单元晶体管TC，它们的源极和漏极BL被在行方向上顺次连接。在每一块中，多个单元晶体管TC的控制栅CG被互连。
下面将对器件隔离区STIa的重要性进行更详细的详细。假设多个单元晶体管TC的源极和漏极BL被串连。然后，当数据被同时写入这些晶体管TC中的一些时，数据有可能甚至被写入意想不到的单元晶体管。假如单元晶体管TC被器件隔离区STIa分成多个块212，并假如数据被允许在同时仅仅写入属于不同块212的单元晶体管TC，就能够解决此问题。此外，此结构能保持高的写速度。而且，假如数据仅仅从属于不同块212的单元晶体管TC中同时读出，则能够避免发生这样的现象，即电流流向不是所希望的单元晶体管TC。
所述器件隔离区STIa应当最好是这样的STI区，它占据最小的面积因而减小了半导体存储器的总体尺寸。
在本示例性实施例中，上述第一金属线或者导线38比如由铝制成，每一金属线将多个单元晶体管TC的控制栅CG相互连接。每一接点54将其中一根铝线38连接到相关的控制栅CG并可以位于器件隔离区STIa之上。导线38用来降低控制栅CG的电阻。也具有所述STI结构的所述器件隔离区STIb被布置在列方向上，每一隔离区介于相邻的存储体BNK之间。所述虚拟接地线VG在点218处与位线BL连接。
图37更具体地示出三种不同种类的金属线VG，38和306。金属线VG，38和306比如都由铝制成。如图所示，第二金属线VG在第一金属线38下面被布置在一层内，而第三金属线306在第二金属线VG下面被布置在一层内。因而，第一金属线38和第三金属线306被分别设置在从衬底表面测量所得到的最高层次308和最低层次313内，而第二金属线VG位于中间层次310。
每一第一金属线38通过一个位于每一块212的相对端的插塞54被连接到一特定的控制栅CG上。每一第二金属线VG通过插塞312被连接到特定的选择晶体管STE和STO上。每一第三金属线306通过插塞314被连接到特定的源/漏区BL上，它们位于两个相邻的控制栅CG之间。当第三金属线306被示出为仅仅位于在所述块212端部的一位线BL之上时，当然它们也位于其它位线BL之上。
本示例性实施例与前一实施例的相同之处在于，在行方向上彼此邻接的单元晶体管TC共用介于它们之间的相同的源/漏区，一个与所述源/漏区具有相同导电率的高浓度区域介于源/漏区之间并且被布置在列方向上的多个单元晶体管共用。
下面将结合附图38A至47B，对本示例性实施例的半导体存储器的制造过程进行描述。在本示例性实施例中，单元晶体管可以与构成驱动晶体管的CMOS晶体管同时制造。为此，下面将对CMOS晶体管的制造过程和单元晶体管的制造过程进行描述。在这些附图中，一个CMOS晶体管部分CM是指希望在那里形成一个CMOS晶体管的位置，而一个单元晶体管部分CT是指希望在那里形成一个单元晶体管的位置。下面将和上述过程一起描述器件隔离区STIb是如何形成的。
图38A和38B每一图示出下面三个段(section)。左边段为在行方向上看时的一段，示出单元晶体管部分CT。中间段为在图36的AA方向上看时的一段，示出在列方向上的器件隔离区STIb。右边段为在图36的BB方向上看时的一段，示出在列方向上的存储体选择晶体管STO或STE。图39A至57也示出分段的器件隔离区STIb和存储体选择晶体管STO或STE以及单元晶体管部分CT。
首先，如图38A所示，准备有一个P型或者一个导电型硅衬底12。在本示例性实施例中，该硅衬底12的硼浓度为1.0×1016cm-3。当在硅衬底12的主表面上已经形成一层热氧化硅层18之后，在该氧化层18上形成一氮化硅膜19。执行图38A至40B所示的步骤以分别在行和列方向上形成所述器件隔离区STIa和STb。
随后，如图38B所示，在该氮化硅层19上涂覆一光致抗蚀剂层100，然后通过显影和曝光而图形化。由所形成的光致抗蚀剂图形而使该氮化硅层19图形化以形成开口19a至19d。开口19a形成于在CMOS晶体管部分CM内的CMOS晶体管之间的器件隔离区内。开口19b形成于在CMOS晶体管部分CM与单元晶体管部分CT之间的器件隔离区内。开口19c形成于在单元晶体管部分CT内沿行方向上延伸的器件隔离区STIa内。此外，开口19d形成于在单元晶体管部分CT内沿列方向延伸的器件隔离区STIb内。
图39A出图38所示步骤之后的一个步骤。如图所示，在光致抗蚀剂图形层100已经被除去之后，氧化硅层18和硅衬底12被蚀刻，而图形化的氮化硅层19充当掩模，从而形成开口102a至102d。随后，如图39b所示，通过CVD法将用于器件隔离区的氧化硅104淀积，比如400nm厚，填埋开口102a至102d。
如图40A所示，在图39B所示步骤之后，采用CMP(化学机械抛光)技术将该氧化硅层104抛光，并因而变平。该抛光在中途停止于氮化物层19。此后，如图40B所示，该氮化物层19被除去，且氧化物层18平面化。
如图41A所示，在图39B所示步骤之后，在该叠层的全部表面上涂覆一层光致抗蚀剂层20，然后光致抗蚀剂层被曝光和显影以在CMOS晶体管部分CM内形成一开口20a。随后，砷离子和磷离子被彼此独立地注入以在该开口20a下形成一个N型阱21。此刻，砷离子和磷离子被分别注入至一深位置和一浅位置。
如图41B所示，在形成N型阱21之后，光致抗蚀剂层20被除去。随后，在叠层的全部表面上涂覆一层新的光致抗蚀剂层22，然后光致抗蚀剂层被曝光和显影以在CMOS晶体管部分CM内形成一开口22a。之后，BF2离子和硼离子被彼此独立地通过光致抗蚀剂层或掩模22注入，因而在该开口22a下面形成一个P型阱23。此刻，硼离子和BF2离子被分别注入至一深位置和一浅位置。在形成该P型阱23之后，光致抗蚀剂层22被除去。
随后，如图42A所示，在该叠层的全部表面上涂覆一层光致抗蚀剂层24，然后被曝光和显影以在单元晶体管部分CT内形成一开口24a。然后，BF2离子和硼离子被彼此独立地通过光致抗蚀剂层或掩模24注入，分别在一浅位置和一深位置形成一P型层106和一P+型层108。硼离子和BF2离子被分别注入至一深位置和一浅位置。更具体地说，作为籽的BF2离子被以35keV的加速度能量和4.0×1011cm-2的剂量注入，而也是籽的B(硼)离子被以20keV的加速度能量和2.0×1012cm-2的剂量注入。该P型层106形成晶体管的沟道。该P+型层起到保护单元晶体管以免击穿。
如图42B所示，在该光致抗蚀剂层24已经被除去之后，通过蚀刻除去该氧化硅层18。
如图43A所示，在图42B所示步骤之后，衬底12的表面再次被热氧化以形成一栅极度绝缘层15c，其约3nm厚。随后，在该栅极绝缘层15c上以这样的顺序依次堆叠一个约20nm厚的栅极绝缘层15e，其为一氮化硅层，一个约20nm厚的氧化硅层110a，一个约20nm厚的氮化硅层110b，一个约4nm厚的氧化硅层110c，一个约100nm厚的氮化硅层110d和一个约50nm厚的氧化硅层110e。根据对其后步骤的描述，这些层的作用将变得更加清楚。所有这些层都是用CVD法形成的。
如图43B所示，在图43A所示的步骤之后，在叠层顶部的氧化硅层110e上涂覆一层光致抗蚀剂层(未示出)，然后光致抗蚀剂层被曝光和显影以形成条状开口(未示出)。随后，通过上述开口该氧化硅层110e被蚀刻从而形成条状开口45a和45b。在将形成单元晶体管的源/漏区的位置形成开口45a。在将形成器件隔离区STIb和存储体选择晶体管STO或STE的位置形成开口45b。
如图44A所示，当图43B所示步骤所用的光致抗蚀剂层已经被除去之后，通过开口45a和45b采用各向异性蚀刻而除去该氮化硅层110d。接下来的步骤是蚀刻氧化硅层110e和110c，采用RIE除去氮化硅层110b，然后蚀刻氧化硅层110a。此外，当采用RIE已经除去氮化硅层15e之后，在是硅层的所述P型和P+型层106和108内形成沟槽28。每一沟槽28的大小是可以选择的，在本示例性实施例中它约为40nm深。此外，相邻沟槽28之间的距离，即每一凸起13a的宽度约130nm。
如图44B所示，在图44A所示步骤之后，采用CVD法在叠层的全部暴露表面上形成一个约20nm厚的氧化硅层29。
如图45A所示，该氧化硅层29在其厚度方向上被用RIE法进行各向异性的蚀刻，结果，该氧化硅层29除了其覆盖凸起13a的侧壁13b的部分之外，其余部分被除去。接着进行热氧化处理，以在沟槽28的底部形成3nm厚的氧化硅层114。
随后，如图45B所示，在叠层上涂覆一光致抗蚀剂层112，然后利用掩模被曝光并显影。结果，除了光致抗蚀剂层112在CMOS晶体管部分内的部分以及位于右手侧的STI部分之外，光致抗蚀剂层112被除去。此后，通过光致抗蚀剂层或掩模112两次注入砷离子，因而在沟槽28的底部形成N+型层，它构成所述位线BL1，BL2等等。更具体地说，砷离子被以10keV的加速度能量和1.5×1014cm-2的剂量注入，然后被以30keV的加速度能量和1.0×1014cm-2的剂量注入。此刻，被保留在凸起13a的侧壁13b上的氧化硅层29防止砷离子被注入这些侧壁13b。而且，凸起13a作为掩模，允许通过自对准方式而在沟槽28的底部形成所述位线BL1，BL2等等。
如图46A所示，在图45B所示步骤之后，通过蚀刻法将凸起13a侧壁13b上的氧化硅层29和在底部的氧化硅层114除去。随后，如图46B所示，砷离子被注入在侧壁13b内，因而形成反导电型的N型区域17。为了再次将砷离子注入侧壁13b，衬底12应当仅仅相对于离子注入方向倾斜。在本示例性实施例中，垂直于P型硅衬底12的直线n1相对于离子注入方向n0倾斜约+/-20°。更具体地说，砷离子被以15keV的加速度能量和2.0×1012cm-2的剂量注入。
此外，所述沟槽28的表面层被希望用作器件的沟道，以使表面层的特性对器件的性能具有决定性的影响。因而有必要保护沟槽28的表面以免在下面的步骤中被污染。为此，如图47A所示，本示例性实施例通过热氧化而在沟槽28的侧面和底部上形成约4nm厚的牺牲氧化硅层31。该牺牲氧化硅层31成功地保护沟槽28的表面以免污染。而且，该层31用来除去尤其是沟槽28的表面层的晶格缺陷，从而防止器件性能劣化。
随后，如图47B所示，通过CVD法，在包含沟槽28的内部的所述叠层的全部暴露表面上形成约60nm厚的氮化硅层30。这之后，如图48A所示，涂覆一层光致抗蚀剂层116，然后，将该光致抗蚀剂层116的与单元晶体管部分CT的源/漏区相对应的部分除去。接下来的一个步骤是通过该光致抗蚀剂层或掩模116对氮化硅膜30进行各向异性地蚀刻从而形成在列方向上延伸的细长开口30a。需要注意的是，所述细长开口30a的宽度小于沟槽28的宽度。在形成所述开口30a之后，通过利用该氮化硅膜30作为掩模，该牺牲氧化硅层31和位线BL1，BL2等的一部分被有选择性地蚀刻，以在位线BL1，BL2等等内形成凹槽32。每一凹槽32约10nm深。
在上述选择性地蚀刻之后，砷离子通过所述细长开口30a被注入位线BL1，BL2等。在图48A中，砷离子被注入的位置即N+型区域被标以标记33。更具体地说，是籽的As(砷)被以40keV的加速度能量和5.0×1015cm-2的剂量注入。
如图48B所示，在As注入后，光致抗蚀剂层116被除去。随后，通过利用氮化硅膜30作为掩模，对所述凹槽32进行选择性地热氧化处理，以形成选择性的氧化层234。通过氧化所述氧化层234被膨胀和变厚的原因在于，氧化层234的击穿电压应当被升高，因为在那里控制栅CG和源/漏区BL彼此最接近。
如图49A所示，在图48B的步骤之后，氮化硅层30和110d被通过蚀刻除去。此刻，氧化硅层110c和牺牲氧化硅层31起到一种蚀刻阻止层的作用。随后，如图49B所示，通过蚀刻将氧化硅层110c和牺牲氧化硅层31除去。此时，氮化硅层110d起到一种蚀刻阻止层的作用。该蚀刻被进行到这样的程度，即氧化硅层110c和牺牲氧化硅层31被完全除去，而所述选择性的氧化层234被保留。
如图50A所示，在图49B的步骤之后，在所述沟槽28的底部和侧面上形成约3nm厚的隧道绝缘层或等离子体氧化层15a和约3nm厚的隧道绝缘层或等离子体氮化层15d。所述隧道绝缘层应当最好是具有所需的特性，因为它们对器件的操作具有决定性的影响。这就是为什么两层等离子体氧化层15a和15d被堆叠的原因。为了形成等离子体氧化层15a，可以利用所述采用了一径向线隙缝天线的微波激励的、高密度等离子体设备。
在上述等离子体设备中，一种氪(Kr)和氧气(O2)的混合气体被通入该设备。Kr被从所述径向线隙缝天线发射的微波激励并撞击O2，从而生成大量的原子状态的氧O*。该原子状态的氧O*容易进入沟槽28的表面层并以基本上相同的速率氧化沟槽28的底部和侧面，而与平面方向无关。在氧化层已经被形成之后，停止供应混合气体和发射微波，然后排空该设备。
随后，比如利用所述采用了一径向线隙缝天线的微波激励的、高密度等离子体设备，在等离子体氧化层15a上形成所述等离子体氮化层15d。在此情况下，一种氪(Kr)和氨(NH3)的混合气体被通入该设备。Kr被从所述径向线隙缝天线发射的微波激励并撞击NH3，从而生成氨放射物(ammonia radials)NH*。所述氨放射物NH*在沟槽28的表面上形成等离子体氮化层，而与硅的平面方向无关。
如图50B所示，在隧道绝缘层15d形成之后，在隧道绝缘层15d和氮化硅层110b上形成一层多晶层或者导电层34。该多晶硅层34被通过就地处理预先掺杂有磷(P)。该多晶硅层34被掺杂磷的原因在于，希望它构成浮动栅FG1和FG2并应该最好是被降低了电阻。该多晶硅层34约60nm厚。
随后，所述多晶硅层34被在厚度方向上进行各向异性地蚀刻，以便它在氮化硅层110b上消失，但是保留在沟槽28侧壁上的隧道绝缘层15d上。在沟槽28侧壁上的所述多晶硅层34的顶面位于一个比凸起13a的顶面高些的层次上。被保留在沟槽28侧壁上的所述多晶硅层34构成所述浮动栅FG1和FG2。
如图51A所示，在已经形成浮动栅FG1和FG2之后，通过蚀刻除去所述氮化硅层110b和氧化硅层110a。应当注意到，氮化硅层110b和氧化硅层110a(图50B)所起的作用延续到这一制造阶段。在图43A所示的步骤中，氮化硅层110b和氧化硅层110a已经被形成在栅极绝缘层15e上，并保护栅极绝缘层15e一直到图50B所示的步骤。
所述栅极绝缘层15e对器件操作具有决定性的影响。在这方面，氮化硅层110b和氧化硅层110a保护栅极绝缘层15e以避免在不同处理过程中被污染，包括不同层的离子注入、蚀刻和堆叠。
随后，如图51B所示，通过先前描述的等离子体氧化使叠层的全部暴露表面氧化。结果，浮动栅FG1和FG2的表面被氧化以成为交互多晶绝缘层15b。此刻，少量的氮被与氧化层混合，因而也形成氮层。这些氮层使得所述交互多晶绝缘层15b变厚，因而防止硼泄漏。而且，在所述在列方向上延伸的器件隔离区STIb以及所述存储体选择晶体管STO或STE上形成一个氧化层108。每一交互多晶绝缘层15b约12nm厚。
如图52A所示，在图51B的步骤之后，在叠层的整个表面上涂覆一光致抗蚀剂层35，然后光致抗蚀剂层被曝光和显影因而在CMOS晶体管部分CM上形成一个开口35a。随后，通过光致抗蚀剂层或掩模35将CMOS晶体管部分CM上的栅极绝缘层15e和15c蚀刻，CMOS晶体管的N型阱21和P型阱23的表面被暴露在外。栅极绝缘层15e和15c被如此蚀刻的原因是，在前述步骤中栅极绝缘层15c已经被毁损。
如图52B所示，在光致抗蚀剂层35已经被除去之后，通过等离子体氧化，在CMOS晶体管的N型阱21和P型阱23的表面上形成约3nm厚的栅极绝缘层120。此刻，等离子体氧化还用来将存在于光致抗蚀剂层35内的、可以被保留在交互多晶层15b表面上的碳(C)转化为CO2，因而除去该光致抗蚀剂层35。
如图53A所示，在图52B的步骤之后，用CVD法形成一多晶硅层CG，然后，用CMP法将其表面抛光因而变平。在一WSi层已经被形成之后，在该WSi层上形成一层氧化硅层36。在图53A中，该多晶硅层CG和位于其上的WSi层被共同标以标记CG。通过图53A的步骤，形成多个控制栅CG，每一控制栅CG在行方向上延伸。同时，在CMOS晶体管部分的P型阱23和N型阱21上形成栅电极41。所述栅电极41主要由多晶硅层37构成，并被该WSi层降低了电阻。该WSi层也被形成在控制栅CG上，因而也降低了该控制栅CG的电阻。
如上所述，为了通过利用氧化硅层36作为掩模而使多晶硅层CG图形化，在该多晶硅层CG上形成该氧化硅层36。这比利用光致抗蚀剂层作为掩模将多晶硅层CG图形化更好。通过下面的步骤使该多晶硅层CG图形化。
如图53B所示，在一光致抗蚀剂层127已经被涂覆并且再被曝光和显影成一预选图案之后，用已被图形化的该光致抗蚀剂层127作为掩模而使该氧化硅层36图形化。之后，再用已被图形化的该氧化硅层36作为掩模而使该多晶硅层CG图形化。如图所示，在一个被分配给CMOS晶体管部分CM的源/漏区的部分129a，一个被分配给单元晶体管部分CT的器件隔离区STIb的、并在列方向上延伸的部分129b，一个被分配给存储体选择晶体管STO或STE的源/漏区的部分129c，以及在均沿行方向上延伸的控制栅CG之间的区域40上，该多晶硅层CG即控制栅CG被除去。
随后，被保留在未被控制栅CG覆盖的部分即，存在于器件隔离区STIb内的凸起13a的侧面和存在于器件隔离区40内的凸起13a的侧面之上的交互多晶绝缘层138和多晶硅层140被除去。更具体地说，如图54A所示，在该光致抗蚀剂层127已经被除去后，一掩模130被形成然后被用作一掩模以除去所述交互多晶绝缘层138和多晶硅层140。一特殊的蚀刻剂被用于每一所述交互多晶绝缘层138和多晶硅层140。如此，浮动栅FG1和FG2被从未被控制栅CG覆盖的部分除去。结果，隧道绝缘层15d被在相邻的控制栅CG之间暴露在外。当除去多晶硅层140后，氮化硅层15d的被暴露的角部132通过氧化，即在该角部132形成氧化物而变圆。
至于区域134，仅仅图54A示出器件隔离区40沿行方向上的横截面，即沿图36的线CC，而图38至47示出被分配给单元晶体管部分CT的源/漏区的区域沿行方向上，即沿图36的线DD的横截面。
图54B示出图54A步骤之后的一个步骤，用来同时形成CMOS晶体管部分CM和存储体选择晶体管STO或STE的一个N型MOS123和一个P型MOS124。经过此步骤，就又在凸起13a的端部上形成保护绝缘膜318，在所述N型MOS123和P型MOS124上形成侧壁绝缘膜136b。
更具体地说，如图54B所示，在光致抗蚀剂层130已经被除去后，涂覆一光致抗蚀剂层138并再被曝光和显影，以便与N型MOS123和存储体选择晶体管STO或STE对应的层138的部分被敞开。随后，通过所形成的光致抗蚀剂层138的开口砷离子被注入，从而形成LDD136c。此刻，氧化硅层136也作为掩模。
随后，如图55A所示，以与图54B相同的方式在P型MOS 124内形成所述LDD136c。然后，在存在于P型MOS124、N型MOS123、存储体选择晶体管STO或STE和器件隔离区STIb内的凸起13a上形成所述侧壁绝缘层136b，这些层136b被作为氮化硅层。
如图55B所示，在图55A步骤之后，在叠层上涂覆一光致抗蚀剂层140，然后光致抗蚀剂层被曝光和显影，以便与N型MOS123和存储体选择晶体管STO或STE对应的层140的部分被敞开。随后，砷离子通过所形成的光致抗蚀剂层140的开口被注入，从而形成源/漏区136a。在此步骤中，氧化硅层36也起到掩模的作用。同样，在P型MOS124内形成源/漏区136a。这样，就形成了CMOS晶体管部分CM和存储体选择晶体管STO或STE的所述N型MOS123和P型MOS124。
如图56A所示，在图55B的步骤之后，在叠层的全部表面上形成一个BPSG(硼-磷硅酸盐玻璃)层36，该层用来使用于铝线的表面变平。更具体地说，在BPSG层36已经被高温加热以减少该表面的不均匀性之后。通过CMP法使BPSG层36的表面变平。
随后，如图56B所示，利用一未示出的掩模在BPSG或者氧化硅层36内形成孔。在钨插塞或者接头54，320和322已经被埋入孔中之后，通过CMP法使叠层的表面变平。所述钨插塞54，320和322将单元晶体管部分CT的控制栅CG与Al层38连接，并将CMOS晶体管部分CM和存储体选择晶体管STO或STE内的源/漏区与Al层324和326连接。
更具体地说，如图57所示，在Al层38，324和326已经被蒸气淀积并形被图形化之后，以此次序顺序形成一氧化硅层56和一保护层58。在形成凸起层58之前，第二和第三金属线VG和306被形成，尽管在图57中未示出。这就是本示例性实施例的制造半导体存储器的过程的终点。
如上所述，在本示例性实施例中，以与形成所述选择晶体管相同的步骤形成所述驱动晶体管，只是前者和后者位于不同的层次或者高度上，减少了步骤的数量。
在晶体管上形成所述LDD侧壁绝缘层的同时，在凸起13a的端部沿列方向上形成保护绝缘层，即没有采用附加的步骤。
所述单元晶体管被在行方向上分成块，而控制栅被连接到在相邻块之间的每一STI区域内沿行方向上延伸的金属线上。这大大降低了行方向上的控制栅的电阻。而且，如前所述，单元晶体管在每一存储体中共用一个沟道区，而存储体又被位于每一存储体端部的所述器件隔离区STIb分开。这种结构使得有可能一个存储体一个存储体地控制单元晶体管。
虚拟接地线VG同存储体一起被连接到在连接部分218内的源/漏区上，如前所述，源/漏区的电阻在列方向上大大降低。
同时向从属于不同块的多个单元晶体管中写入或者从其读出数据成功地提高了整个半导体存储器的写入或读出速度。
而且，在列方向上延伸的每一第三金属线被连接到在彼此在列方向上邻近的控制栅之间的源/漏区上。这种结构大大降低了在列方向上的源/漏区的电阻。
此外，在行方向上彼此相邻的单元晶体管共用在它们之间的源/漏区。与该源/漏区具有相同导电率的高浓度区域33存在于源/漏区的中间部分，并被沿列方向布置的多个单元晶体管共用。该高浓度区域33本身具有低电阻。因而大大降低了在列方向上的源/漏区的电阻。
在所示和所述的本示例性实施例中，每一浮动栅FG1和FG2具有一扇形形状时，该形状仅仅是示例性的。在本发明的其它优选实施例中，浮动栅FG1和FG2不是扇形，下面将进行描述。
图58示出本发明另一优选实施例的一种快速存储器200。如图所示，该快速存储器200包括P型半导体衬底，该衬底形成有具有相对侧壁13b的凸起13a，形成在该凸起13a的顶部13c上的栅极绝缘膜15c，形成于在该凸起13a相对侧的衬底表面上的N型源/漏区BL1和BL2，以及覆盖所述侧壁13b和源/漏区BL1和BL2的隧道绝缘层15a。浮动栅FG1和FG2通过隧道绝缘层15a而朝向凸起13a的侧壁13b和源/漏区BL1和BL2。在浮动栅FG1和FG2上形成所述交互多晶绝缘层15b。控制栅CG通过交互多晶绝缘层15b至少部分地朝向浮动栅FG1和FG2，并通过栅极绝缘层15c朝向凸起13a的顶部13c。
控制栅CG朝向浮动栅FG1和FG2的部分和它朝向凸起13a顶部13c的部分可以被彼此电气独立地形成和彼此电气独立地控制。
在本示例性实施例中，从垂直于列方向的横截面上看，每一浮动栅FG1和FG2基本上为矩形。该矩形的彼此相邻的两侧面之一通过隧道绝缘层15a朝向凸起13a的一个侧面，而该矩形的彼此相邻两侧面的另一侧面通过隧道绝缘层15a朝向源/漏区BL1和BL2。该矩形还有一侧面通过交互多晶绝缘层15b朝向控制栅CG。因为每一浮动栅FG1和FG2基本上为正方形，下文中将本示例性实施例的存储器称为一种S(方形)型存储器。
在本示例性实施例中，所述交互多晶绝缘层15b用作一个堆栈，由氧化硅层202a，氮化硅层202b和氧化硅层202c构成。该栅极绝缘层15c除了包括所述层202a至202c之外，还包括位于层202a至202c下面的氧化硅层204a和氮化硅层204b。
可以通过一种常规方法用一栅极绝缘层(热氧化层)形成所述氧化硅层204a。这也适用于用层202a至202c构成所述交互多晶绝缘层15b。此外，在浮动栅FG1和FG2的朝向控制栅CG的表面已经被用CMP法变平之后，形成所述层202a至202c，获得高的击穿电压。假如该绝缘膜15b被形成于比如具有一粗糙表面的多晶硅上并用于浮动栅FG1和FG2，则该绝缘层15b的击穿电压可能被降低到一个临界程度。本示例性实施例的快速存储器200的生产具有最小的危险，因为该单个步骤是常规的。
值得注意的是，方形浮动栅FG1和FG2具有比如图1所示的扇形浮动栅FG1和FG2更低的耦合比CR。耦合比是指比率CCF1/(CFG1+CFS)或者CCF2/(CFG2+CFD)，其中CCF1，CCF2等表示前述的各种电容器，参见图2。更具体地说，图1所示的单元晶体管具有约0.37的耦合电容CR，而本示例性实施例的晶体管可以获得0.35以下或0.32左右的耦合比，原因如下。图1的每一浮动栅FG1和FG2具有一通常扇形的形状，其圆心角为90°。与此相反，本示例性实施例的每一浮动栅FG1和FG2具有一方形形状，所以与控制栅CG的接触面积被减小。
在读出期间，对于读出特性而言是希望一个低的电容比CR。更具体地说，因为浮动栅FG1和FG2和源/漏区BL1和BL2被如此坚固地耦合，浮动栅FG1和FG2的电位被源/漏区BL1和BL2的电位充分地影响了。因而，电流窗口被变宽并促进快速读出。
为了减小电容比CR，可以提出一些不同的方案。比如，所述隧道绝缘层15a可以比交互多晶层15b做得更薄。或者，每一浮动栅FG1或FG2朝向控制栅CG的面积可以比浮动栅朝向朝向源/漏区BL1或BL2的面积尽可能地小些。为了减小此面积，每一浮动栅FG1或FG2可以设计成一个梯形形状，以使朝向控制栅CG的面积小，但是朝向源/漏区BL1或BL2的面积大。
至于电容比CR与删除之间的关系，当电子应当被从浮动栅FG1或FG2释放到控制栅CG时，电容比应当最好尽可能地小以便减小在源/漏区BL1或BL2与控制栅CG之间的电位差。这是因为，一个小的电容比允许在源/漏区BL1或BL2与控制栅CG之间容易地建立电位差。相反，假如当电子应当被从浮动栅FG1或FG2移到源/漏区BL1或BL2时电容比CR小，则在源/漏区BL1或BL2与控制栅CG之间的电位差就必须被增大。这是因为，在浮动栅FG1或FG2与源/漏区BL1或BL2之间不能容易地建立电位差。
在本示例性实施例中，在并排设置源/漏区BL1和BL2的方向上设置多个单元晶体管。如图58所示，在相邻的单元晶体管之一的浮动栅FG1与另一单元晶体管的浮动栅FG2之间设置一个绝缘层15f，原因如下。
在图1所示的结构中，控制栅CG与位线BL2在行方向上彼此相邻的单元晶体管TC之间的部分234处彼此面对。因而，就存在一种担心即，在不同类型的操作期间，漏电流会在该部分的控制栅CG与位线BL2之间流动。据此，最好是将所述选择性氧化层或者第四绝缘层4连接到隧道绝缘层15a上，并使前者比后者厚些，从而基于该选择性氧化层34的厚度就避免了上述漏电流。为此目的，在图1中，通过选择性的氧化而形成该第四绝缘层。
在该S型存储器中，当通过蚀刻已经使浮动栅FG1和FG2彼此分开但相邻之后，在浮动栅FG1和FG2之间的空间内填充一绝缘体以形成所述绝缘层15f。随后，在浮动栅FG1和FG2与绝缘层15f之上形成所述控制栅CG。在此结构中，浮动栅FG1和FG2仅仅是在存在有交互多晶绝缘层15b的部分面对控制栅CG。
在本示例性实施例中，数据被以与图1所示正好相同的方式向单元晶体管中写入，从其读出或者删除。在删除模式下，电子应当最好是被从浮动栅FG1或FG2移到源/漏区BL1或BL2。图60示出在写入、读出和删除模式下，被分配给源/漏区BL1和BL2和控制栅CG的具体电压。
参见图59，将详细描述本发明的再一优选实施例，它也用作一个快速存储器206。如图所示，该快速存储器206包括P型半导体衬底，该衬底形成有具有相对侧壁13b的凸起13a，形成在该凸起13a的顶部13c上的栅极绝缘膜15c，形成于在该凸起13a相对侧的衬底表面上的N型源/漏区BL1和BL2，以及覆盖所述侧壁13b和源/漏区BL1和BL2的隧道绝缘层15a。浮动栅FG1和FG2通过隧道绝缘层15a朝向凸起13a的侧壁13b和源/漏区BL1和BL2。在浮动栅FG1和FG2上形成所述交互多晶绝缘层15b。控制栅CG通过交互多晶绝缘层15b至少部分地朝向浮动栅FG1和FG2，并通过栅极绝缘层15c朝向凸起13a的顶部13c。
而且，控制栅CG朝向浮动栅FG1和FG2的部分和它朝向凸起13a顶部13c的部分可以被彼此电气独立地形成和彼此电气独立地控制。
在本示例性实施例中，从垂直于列方向的横截面上看，每一浮动栅FG1和FG2具有一表面208，该表面通过交互多晶绝缘层15b朝向控制栅CG，其面积大于通过隧道绝缘层15a朝向源/漏区BL1和BL2的表面面积。特别是，在本示例性实施例中，每一浮动栅FG1和FG2总体上被构型为一个字母L的形状；该字母L的侧面和底部通过隧道绝缘层15a分别朝向凸起13a的侧壁13b和源/漏区BL1和BL2。而且，该字母L的顶部通过交互多晶绝缘层15b朝向控制栅CG。下文中将这种单元晶体管称为一种L型存储器。
在本示例性实施例中，所述交互多晶绝缘层15b是以一个通过等离子体氧化而形成的氧化硅层实现的。该栅极绝缘层15c除了包括所述交互多晶绝缘层15b之外，还包括位于该交互多晶绝缘层15b下面的氧化硅层210a和氮化硅层210b。所述隧道绝缘层15a也是以一个通过等离子体氧化而形成的氧化硅层实现的。
等离子体氧化允许氧化硅层被均匀地形成在两个平面(100)和(111)上而与平面方向无关。当要通过一个单个步骤而形成包括有一水平面和一垂直面的隧道绝缘层15a时，这是人们所希望的。而且，通过等离子体氧化所形成的氧化层具有一个高的QBD值，该值表示氧化层抵抗TDDB(随时间变化的介质击穿)的抵抗性，并具有低的SILC(引起应力的漏泄电流)值，该值表示对介质击穿的抵抗性在本示例性实施例中，在浮动栅FG1和FG2的朝向控制栅CG的表面已经被用CMP法变平之后，形成所述交互多晶绝缘层15b，即层210c，获得高的击穿电压。假如该绝缘膜15b被形成在比如具有一粗糙表面的多晶硅上并用于浮动栅FG1和FG2，则该绝缘层15b的击穿电压可被降低到一个临界程度。本示例性实施例的快速存储器206也具有最小的危险，因为该单个步骤是常规的。
所述L形浮动栅FG1和FG2具有比图1所示的浮动栅和图58所示的浮动栅更低的耦合比CR。更具体地说，图1所示的单元晶体管和图58所示的S型存储器分别具有约0.37和0.32的耦合比CR，而本示例性实施例可以获得一个0.20以下的耦合比CR，并可以成功地将它减小到约0.17。这是因为，通常为L形的每一所述浮动栅FG1和FG2朝向控制栅CG的表面208是小的。
在读出期间，对于读出特性而言是希望一个低的电容比CR。更具体地说，电容比越小，则电流窗口越宽，因而数据读出速度越高。本示例性实施例允许电容比被比图1和58所示实施例更加容易地减小，以实现读出速度的进一步提高。
关于删除，由于具有一个小的电容比CR，假如施加一相对低的电压，本示例性实施例允许电子仅仅被从浮动栅FG1和FG2移到控制栅CG，这可以根据前述的原因来理解。
再者，当通过蚀刻已经使浮动栅FG1和FG2彼此分开但相邻之后，在浮动栅FG1和FG2之间的空间内填充一绝缘体以形成所述绝缘层15f。在此情况下，所述控制栅CG也会被形成在浮动栅FG1和FG2与绝缘层15f之上。在此结构中，浮动栅FG1和FG2仅仅是在存在有交互多晶绝缘层15b的部分面对该控制栅CG。
每一绝缘层15f的尺寸可以增大以基本上除去L形浮动栅FG1或FG2的底部，使浮动栅FG1或FG2形成为一个字母I的形状。在此情形下，尽管在浮动栅FG1和FG2分别与位线BL1和BL2之间的电容CFS和CFD减小，该存储器可以被进一步集成化，而又保留了本示例性实施例的优点。
在本示例性实施例中，数据被以与图1所示正好相同的方式向单元晶体管中写入，从其读出或者删除。在删除模式下，电子应当最好是被从浮动栅FG1或FG2回流到控制栅CG。图61示出在写入、读出和删除模式下，被分配给源/漏区BL1和BL2和控制栅CG的具体电压。
需要注意的是，本发明不仅适用于附示和说明书所述的半导体存储器，还适用于任何其它半导体器件。虽然在本发明的示例性实施例中，一种导电型和一种反导电型分别设定为P型和N型，当然，它们也可以彼此替换。
总之，本发明提供一种半导体器件和一种半导体存储器，其具有下面各种前所未有的优点。一第一和一第二晶体管具有位于基本上相同平面内的源/漏区，即在相同的层次上，因而能够被在相同平面内更容易地连接到一起。这克服了源/漏区的常规互连所特有的技术问题。
驱动晶体管和选择晶体管被设置在彼此不同的层次上，但是通过一个步骤在同时形成的，避免了对额外步骤的需要。而且，用于保护的绝缘膜被在形成LDD侧壁绝缘层的同时形成在列方向上的凸起的端部上，进一步减少了制造步骤的数量。
单元晶体管被分成在行方向上的多个块，而在介于相邻块之间的一个隔离区内，在行方向上延伸的导体被连接到控制栅上。这大大降低了在行或列方向上的控制栅的电阻。而且，在每一存储体中，单元晶体管共用一个沟道区。结合所述存储体被一个位于该存储体端部的器件隔离区彼此隔离的实事，这就允许单元晶体管被一个存储体接一个存储体地控制。
虚拟接地线，其在列方向上延伸并被连接到位于连接部分218内的源/漏区上，大大降低了在列方向上的源/漏区的电阻。
数据被同时向属于不同块的多个单元晶体管中写入或从其读出，因而提高了整个半导体存储器的写入速度或者读出速度。
在列方向上延伸，第三导体被连接到位于在列方向上彼此相邻的控制栅之间的源/漏区上，大大降低了在列方向上的源/漏区的电阻。
分别于2002年3月27日和2003年2月14日申请的日本专利申请No.2002-89744和2003-36005所公开的全部内容，包括说明书、权利要求书、附图和摘要在此作为参考包括进来。
尽管本发明已经结合具体示例性实施例进行了描述，但是它并不局限于这些实施例。应当知道，本领域的技术人员可以对这些实施例进行变化和修改，而不背离本发明的范围和精神。
权利要求
1.一种半导体器件，其特征在于，包括第一晶体管(TC)，其在比该第一晶体管(TC)的沟道区部分低的一个层次上形成有源/漏区(BL1，BL2)；第二晶体管(STE，STO)，其在与该第一晶体管(TC)的源/漏区(BL1，BL2)基本相同的一个层次上形成有沟道区和源/漏区；其中该第一晶体管(TC)的所述源/漏区(BL1，BL2)之一与该第二晶体管(STE，STO)的所述源/漏区之一在一个基本相同的平面上被相互电连接。
2.一种半导体存储器，其特征在于，包括导电型的半导体衬底(12)，该衬底形成有多个凸起(13a)；反导电型的位线(BL1，BL2)，其被形成在位于所述多个凸起(13a)的相邻凸起之间的所述半导体衬底(12)的主表面上；单元晶体管(TC)，其被各沿行方向和列方向布置成多个阵列，每一单元晶体管(TC)将所述位线(BL1，BL2)作为源区或漏区其中之一，至少在所述多个凸起(13a)中的一个凸起的顶部形成沟道区；选择晶体管(STE，STO)，其在与所述位线(BL1，BL2)基本上相同的一个层次上形成有沟道区和源/漏区，用以选择所述位线(BL1，BL2)；其中所述选择晶体管(STE，STO)的所述源/漏区之一与所述位线被在一个基本相同的平面上相互电连接。
3.根据权利要求2所述的半导体存储器，其特征在于每一所述凸起(13a)包括一对彼此相对的侧壁(13b)，而且，每一所述单元晶体管(TC)包括第一绝缘层(15c)，其形成在所述凸起(13a)中的一个的顶部(13c)上；第二绝缘层(15a)，它们形成在所述凸起(13a)的侧壁(13b)和所述源/漏区上；一对浮动栅(FG1，FG2)，它们分别形成在设于所述凸起(13a)的侧壁(13b)上的所述第二绝缘层(15a)上，并通过所述第二绝缘层(15a)分别朝向所述侧壁(13b)和所述源/漏区；第三绝缘层(15b)，每一第三绝缘层(15b)形成在所述浮动栅(FG1，FG2)中的一个上；控制栅(CG)，其通过所述第三绝缘层(15b)朝向所述一对浮动栅(FG1，FG2)，并通过所述第一绝缘层(15c)朝向所述凸起(13a)的顶部(13c)。
4.根据权利要求2或3所述的半导体存储器，其特征在于所述单元晶体管(TC)被分成多个存储体(BNK)，每一存储体包括一列和预选数量的行；而且，所述选择晶体管(STE，STO)通过一虚拟接地系统选择奇数行上的存储体(BNK)或偶数行上的存储体(BNK)其中之一。
5.根据权利要求2-4任一项所述的半导体存储器，其特征在于还包括驱动晶体管(CM)，用于驱动所述单元晶体管(TC)，所述驱动晶体管(CM)位于与所述选择晶体管(STE，STO)不同的一个层次上，并由一单个步骤在形成所述选择晶体管(STE，STO)的同时形成。
6.根据权利要求2-5任一项所述的半导体存储器，其特征在于还包括用于保护的绝缘层，其被形成于沿列方向的所述凸起(13a)的端部上，其中所述绝缘层是与所述半导体存储器所包含的晶体管上设置的侧壁绝缘层同时形成的，并且每一绝缘层具有一种轻微掺杂的漏极(LDD)结构。
7.一种半导体存储器，包括沿行方向上排列的多个单元晶体管(TC)，其特征在于每个所述多个单元晶体管(TC)包括位于一个比该单元晶体管(TC)的一沟道区部分低的层次上的源/漏区(BL1，BL2)和控制栅(CG)，所述多个单元晶体管(TC)共用该控制栅(CG)，所述多个单元晶体管(TC)被分成多个块(212)，所述半导体存储器还包括一个绝缘隔离区(STIa)，其介于所述多个块(212)的相邻块之间，和沿行方向延伸并被连接到多个绝缘隔离区(STIa)内的所述控制栅(CG)上的导体(38)。
8.根据权利要求7所述的半导体存储器，其特征在于所述单元晶体管(TC)被沿列方向以及行方向排列，沿列方向排列的所述单元晶体管(TC)被分成多个组并共用所述多个组中的每一个的沟道区，所述半导体存储器还包括绝缘隔离区(STIb)，其位于所述多个组的端部用于隔离所述多个组中的相邻组。
9.一种半导体存储器，包括沿行方向和列方向排列的多个单元晶体管(TC)，其特征在于所述多个单元晶体管(TC)中的每一个包括位于一个比该单元晶体管(TC)的沟道区部分低的层次上的源/漏区(BL1，BL2)和控制栅(CG)，沿行方向排列的所述单元晶体管(TC)共用该控制栅(CG)，沿行方向排列的所述多个单元晶体管(TC)被分成多个块(212)，所述半导体存储器还包括绝缘隔离区(STIa)，每一绝缘隔离区(STIa)介于所述多个块(212)中的相邻块之间，沿列方向排列的所述单元晶体管(TC)被分成多个组并共用所述多个组中的每一个的沟道区，所述半导体存储器还包括绝缘隔离区(STIb)，其位于所述多个组的端部从而用于隔离所述多个组。
10.根据权利要求7-9任一项所述的半导体存储器，其特征在于数据被并行写入属于所述多个块(212)中的不同块的多个单元晶体管(Tc)或者从其中读出。
11.一种半导体存储器，包括沿列方向排列的多个单元晶体管(TC)，其特征在于所述多个单元晶体管(TC)中的每一个形成有位于一个比该单元晶体管(TC)的沟道区部分低的层次上的源/漏(BL1，BL2)，并被分成多个组，沿列方向的所述单元晶体管(TC)中的相邻晶体管共用至少在所述多个组中的每一个的所述源/漏区(BL1，BL2)其中之一，所述半导体存储器还包括被分配给所述多个组的多个连接部分，和一导体(306)，其沿列方向延伸并被连接到位于所述多个连接部分的所述源/漏区(BL1，BL2)。
12.根据权利要求11所述的半导体存储器，其特征在于属于相同组的所述单元晶体管(TC)共用所述沟道区；而且，所述半导体存储器还包括绝缘隔离区(STIb)，其位于所述组的端部从而使所述组彼此隔离。
13.一种半导体存储器，包括沿行方向和列方向排列的多个单元晶体管(TC)，其特征在于所述多个单元晶体管(TC)中的每一个包括控制栅(CG)，沿列方向排列的所述单元晶体管(TC)共用该控制栅(CG)，所述多个单元晶体管(TC)中的每一个包括位于一个比该单元晶体管(TC)的沟道区部分低的层次上的源/漏区(BL1，BL2)，沿列方向的所述单元晶体管(TC)的相邻晶体管共用所述源/漏区(BL1，BL2)其中之一，所述半导体存储器还包括一导体(306)，其沿列方向上延伸并被连接到在列方向上彼此邻近的所述控制栅(CG)之间的所述源/漏区(BL1，BL2)，从而沿列方向的所述源/漏区(BL1，BL2)的电阻被大大降低。
14.一种半导体存储器，包括沿列方向和行方向排列的多个单元晶体管(TC)，其特征在于所述多个单元晶体管(TC)中的每一个形成有位于一个比该单元晶体管(TC)的一沟道区部分低的层次上的源/漏区(BL1，BL2)，沿列方向的所述单元晶体管(TC)中的相邻晶体管共用所述源/漏区(BL1，BL2)其中之一，沿行方向的所述单元晶体管(TC)中的相邻晶体管共用位于所述相邻单元晶体管(TC)之间的所述源/漏区(BL1，BL2)，在所述源/漏区(BL1，BL2)的中间部分形成一个具有与所述源/漏区(BL1，BL2)的导电率相同的高浓度区域(33)，沿列方向排列的所述多个单元晶体管(TC)共用所述高浓度区域(33)。
全文摘要
一单元晶体管(TC)包括被形成在一个比它的沟道区低的层次上的源/漏区(BL)。一选择晶体管(STE)具有被形成在与该单元晶体管(TC)的源/漏区(BL)基本相同的层次上的沟道区和源/漏区。单元晶体管(TC)的源/漏区(BL)其中之一与选择晶体管(STE)的源/漏区其中之一被在基本上相同的平面上彼此电气互连。
文档编号H01L27/092GK1447436SQ0312864
公开日2003年10月8日 申请日期2003年3月27日 优先权日2002年3月27日
发明者三井田高 申请人:伊诺太科株式会社