专利名称：半导体存储器装置及其制造方法
技术领域：
本发明涉及半导体存储器装置，具体地涉及包含翼型沟道区的半导体器件和随机访问存储器(RAM)。例如，该半导体器件可包含翼型场效应晶体管(FinFET)，该RAM可包含动态随机访问存储器(DRAM)、电阻随机访问存储器(RRAM)、铁电随机访问存储器(FeRAM)或NOR型闪存。
背景技术：
人们已经研究了可以增强半导体器件性能的翼型(Fin)场效应晶体管(FinFET)结构。例如，标题为“Fin Memory Cell and Method of Fabrication”授予David F.Fried等人的美国专利第6,664,582号公开了FinFET及翼型存储器单元。此外，标题为“Additional Gate Control for a Double-GateMOSFET”授予Bin Yu等人的美国专利第6,876,042号公开了包含形成于绝缘层上的翼的FinFET。
FinFET可使用翼的顶面和侧面作为沟道区。相应地，FinFET可具有比平面晶体管的要大的沟道区，由此允许更大的电流。因此，FinFET性能优于平面晶体管。
然而，由于David F.Fried与Bin Yu提出的FinFET是使用绝缘体上硅(SOI)衬底制造的，翼浮动于SOI衬底的基体上。因此使用基体偏压无法控制晶体管的阈值电压，这又使得难以控制CMOS晶体管的阈值电压。如果使用传统的体衬底制造FinFET，则漏极耗尽区被扩展，由此增大了结漏电流、截止电流以及结电容。对于高度集成半导体器件的情形，由于短沟道效应，阈值电压可能降低且截止电流可能增大。
FinFET另一个问题在于高的接触电阻。例如，David M.Fried提出的FinFET包括与多个翼交叉的多个位线接触。这种情况下，位线接触的狭窄顶面与翼顶面彼此接触。因此，位线接触电阻可能非常高。此外，翼可被弯曲以形成位线接触，从而增加了制造难度。
在Bin Yu等人提出的FinFET中，源与漏连接到翼并形成足够大的尺寸以确保接触面积。然而，翼间距离可能由于源区与漏区而变得更大，这可能反过来降低FinFET的集成密度。
发明内容
本发明提供了一种高性能的半导体器件，该半导体器件可以控制基体偏压，具有绝缘体上硅(SOI)结构的优点，并提供了高的工作电流和低的接触电阻。
本发明还提供了制造该半导体器件的方法。
根据本发明的一个方面提供了一种半导体存储器装置，该器件包括衬底；至少成对的翼，该成对的翼从半导体衬底凸起，相互面对且其间存在间隙；绝缘层，其形成于该成对的翼之间；存储节点，其形成于该成对的翼以及部分绝缘层的表面上；以及栅电极，其形成于存储节点上。
该半导体存储器装置可包含源极和漏极，彼此分离并形成于成对的翼与存储节点彼此接触的区域内该成对的翼的各个翼中；以及成对的沟道区，形成于介于源极与漏极之间的成对的翼部分的至少内侧面上。
翼与存储节点相互接触的区域内的翼的宽度小于可形成源极和漏极的区域内的翼的宽度。
该半导体存储器装置可还包括形成于半导体衬底与存储节点之间的氧化层。
该存储节点可包含多晶硅、硅-锗、金属点、硅点或氮化硅层。
该存储节点可包含介电材料、可变电阻材料、相变材料或铁电材料。
该半导体衬底可包含体硅、体硅-锗、或者是体硅或体硅-锗上的硅或硅-锗外延层。
根据本发明另一方面，提供了制造半导体存储器装置的方法，该方法包括在半导体衬底上形成从半导体衬底凸起、相互面对且其间存在间隙的至少成对的翼；在该成对的翼的外侧部分上形成第一绝缘层并在该成对的翼的内侧部分上形成第二绝缘层；形成沿该成对的翼相互面对的方向被图形化的光致抗蚀剂(PR)层，通过除去被曝光的第一绝缘层而形成孔，并用氧化物填充该孔而形成氧化层；蚀刻第一绝缘层和氧化层并部分地暴露该成对的翼的外侧部分；以及在该成对的翼的外侧部分上以及绝缘层表面上依次形成存储节点和栅电极。
形成第一绝缘层和第二绝缘层可包含通过在该成对的翼上涂覆绝缘材料而形成第一绝缘层；从该成对的翼的上侧部分和内侧部分除去第一绝缘层；将杂质注入该成对的翼的上部；以及在该成对的翼的内侧部分上形成第二绝缘层。
形成PR层、孔和氧化层可进一步包括蚀刻孔内部并因此增大孔的宽度。
第一绝缘层可由氧化硅形成，第二绝缘层可由氮化硅形成。
栅电极可由多晶硅、金属、金属硅化物及其组合形成。
通过详细地描述本发明的示范性实施方案并参考附图，本发明的上述及其他特征与优点将变得更加显而易见。附图中图1为根据本发明实施方案的半导体存储器装置的透视图；图2A为沿图1线I-I’截取的半导体存储器装置的垂直剖面视图；图2B为沿图1线J-J’截取的半导体存储器装置的水平剖面视图；图3A至3G为说明了根据本发明实施方案的半导体存储器装置的制造工艺的剖面视图；图4A为沿图3A线I-I’截取的半导体存储器装置的剖面视图；图4B说明了图4A所示半导体存储器装置的制造工艺；图5A为沿图3C的线A-A’截取的半导体存储器装置的剖面视图；图5B为沿图3C的线B-B’截取的半导体存储器装置的剖面视图；图5C为沿图3C的线C-C’截取的半导体存储器装置的剖面视图；图6A为沿图3D的线A-A’截取的半导体存储器装置的剖面视图；图6B为沿图3D的线B-B’截取的半导体存储器装置的剖面视图；图6C为沿图3D的线C-C’截取的半导体存储器装置的剖面视图；图7A为沿图3E的线A-A’截取的半导体存储器装置的剖面视图；图7B为沿图3E的线B-B’截取的半导体存储器装置的剖面视图；图8A为沿图3F的线A-A’截取的半导体存储器装置的剖面视图；图8B为沿图3F的线B-B’截取的半导体存储器装置的剖面视图；图9A为沿图3G的线A-A’截取的半导体存储器装置的剖面视图；以及图9B为沿图3G的线B-B’截取的半导体存储器装置的剖面视图。
具体实施例方式
现在将参考附图更全面地描述本发明，其中在附图中示出了本发明的示范性实施方案。然而，可以按照许多不同形式实施本发明，本发明不应理解成受限于本文所述实施方案；相反，提供这些实施方案的目的是使本公开内容更全面和彻底，并向本领域技术人员传达本发明构思。在附图中，为了清楚起见，夸大各层和区域的厚度。
图1为根据本发明实施方案的半导体存储器装置的透视图。图2A为沿图1线I-I’截取的半导体存储器装置的垂直剖面视图。图2B为沿图1线J-J’截取的半导体存储器装置的水平剖面视图。
参考图1以及图2A与2B，多对第一及第二翼11a与11b形成于半导体衬底10上，第一绝缘层12形成于半导体衬底10一部分上介于各对第一与第二翼11a与11b之间。存储节点16和栅电极17形成于各对第一与第二翼11a与11b以及第一绝缘层12上。在形成了存储节点16的区域内第一与第二翼11a及11b的宽度远小于未形成存储节点16的区域即形成了源极和漏极的区域内第一与第二翼11a及11b的宽度。因此耗尽区受到严重限制。
沟道区CH1及CH2形成于存储节点16与第一及第二翼11a与11b接触的区域内。源极S和漏极D形成于沟道区CH1与CH2两侧上的一对第一与第二翼11a与11b的区域内。因此，由于沟道区CH1与CH2形成于各对第一与第二翼11a与11b的区域内，所以根据本发明的存储器器件具有FinFET结构。这里可以根据存储器类型而选择性地形成存储节点16。例如，对于动态随机访问存储器(DRAM)，通过在其上涂覆介电材料可以形成具有电容器结构的存储节点16。对于电阻随机访问存储器(RRAM)，可在存储节点16上涂覆过渡金属氧化物。对于参数随机访问存储器(PRAM)，可在存储节点16上涂敷相变材料，而对于铁电随机访问存储器(FeRAM)，可以在存储节点16上涂覆铁电材料。对于SONOS结构的情形，存储节点16可具有由依次堆叠的氧化物、氮化物及氧化物组成的多层结构。存储节点16可由多晶硅、硅-锗、金属点、硅点或氮化硅层形成。备选地，存储节点16可由介电材料、电阻转换材料、相变材料或铁电材料形成。
半导体衬底10可由通常用于传统半导体存储器装置的材料形成。例如，半导体衬底10可由体硅、体硅-锗、或者形成于体硅及体硅-锗上的硅或硅-锗外延层形成。半导体衬底10上的各对第一与第二翼11a与11b可由与半导体衬底10相同的材料形成，或者可以是形成于半导体衬底10上的外延层。第二绝缘层13形成于第一与第二翼11a与11b之间。该第一和第二绝缘层12与13可以是氧化硅层、氮化硅层、高k介电层及其组合。为了制造方便，第一和第二绝缘层12与13可由不同材料形成。例如，第一绝缘层12可由氧化硅形成，第二绝缘层13可由氮化硅形成。
沟道区CH1和CH2可形成于与存储节点16接触的各对第一与第二翼11a与11b的部分表面上，并起着电荷在源极S与漏极D之间的运动路径的功能。参考附图，一个栅电极17设有用做电荷路径的两个沟道区CH1与CH2。由于可以同时使用这两个沟道区CH1与CH2，所以可以增大半导体存储器装置的工作电流。因此半导体存储器装置的工作速度也可以增大。因此，该半导体存储器装置可以用于需要高工作速度的存储器器件，例如PRAM或RRAM。当半导体存储器装置用于DRAM时，DRAM的工作电流增大，这又增大了传感裕度。
至少一对源极S与漏极D可形成于在沟道区CH1与CH2两侧上的第一与第二翼11a与11b的区域内(至少一对源极S与漏极D形成于各对第一与第二翼11a与11b的各个相应沟道区CH1与CH2的两侧上)。源极S和漏极D不受其名称限定。相反，源极S和漏极D可以根据其功能而互换叫法。源极S和漏极D在半导体衬底10内或者在除了源极S与漏极D之外的第一与第二翼11a与11b部分内形成二极管结。例如，当源极S和漏极D掺杂了n型杂质时，除了源极S与漏极D之外的第一与第二翼11a与11b部分或者半导体衬底10可掺杂p型杂质，反之亦然。
栅电极17形成于存储节点16上，由导电材料形成。例如栅电极17可由多晶硅、金属、金属硅化物及其组合形成。如附图所示，栅电极17可对应于一对沟道区CH1与CH2。当栅电极17具有阵列结构时，该栅电极17可以通过第二绝缘层13的上部而电连接到另一个单元器件。
现在将参考图1、2A和2B描述根据本发明实施方案的半导体存储器装置的工作特性。
参考图1、2A与2B，当对栅电极17施加导通电压时，沟道区CH1与CH2同时导通而形成导电路径。相应地，可在形成于翼11a与11b内的源极S与漏极D之间施加工作电压，电流可以经过沟道区CH1与CH2从漏极D流到源极S。换而言之，该半导体存储器装置(半导体器件)可提供一种FinFET操作。
当该半导体器件工作时，翼11a与11b的宽度越窄，则耗尽区越受限制。因此，尽管翼11a与11b连接到半导体衬底10，半导体衬底10具有类似SOI结构的结构。因此，由于耗尽区扩展可能产生的截止电流、结漏电流以及结电容可以降低。结漏电流减小可以改善半导体器件例如存储器装置的传感裕度，并降低功耗。此外还可以避免短沟道效应，其中随着半导体器件(半导体存储器装置)集成密度的增大可能出现短沟道效应这一问题。另一方面，通过对半导体衬底10施加电压，仍可将基体偏压施加于翼11a与11b。因此，可以容易地控制半导体器件例如CMOS FinFET的阈值电压。例如，NMOSFinFET以及PMOS FinFET的阈值电压可以通过调整其基体偏压而被控制到相似的水平。
现在将参考附图详细地描述根据本发明实施方案的半导体存储器装置的制造工艺。图3A只3G为用于说明根据本发明实施方案的半导体存储器装置制造工艺的剖面图。
参考图3A，沿第一方向形成多个第一绝缘层22与多个第二绝缘层23。图4A为沿图3A线I-I’截取的半导体存储器装置的剖面视图。参考图4A，半导体衬底20包含朝向上方向凸起的各对第一与第二翼21a与21b。第一绝缘层22与第二绝缘层23分别插在第一翼21a与第二翼21b之间。
图4B说明了按图4A所示构造的半导体存储器装置的制造工艺。参考图4B，可以使用本技术领域中已知的传统方法制造第一与第二翼21a与21b。例如，可以使用光刻与蚀刻技术在除了第一与第二翼21a与21b部分之外的硅(Si)衬底内形成第一与第二沟槽30a与30b。于是可以容易地形成翼21a与21b。接着形成填充第一与第二沟槽30a与30b的第一绝缘层22。通过使用氧化硅涂覆并覆盖第一与第二沟槽30a与30b，并平整化第一与第二沟槽30a与30b，这样可以形成第一绝缘层22。填充第二沟槽30b的绝缘材料被蚀刻并从第二沟槽30b被除去。在形成了填充第二沟槽30b的第二绝缘层23之后，该第二绝缘层23被平整化。第二绝缘层23可由例如氧化硅形成。在第二沟槽30b被填充之前，杂质可被注入第一与第二翼21a与21b的暴露的顶面与内侧面，从而形成源极与漏极。
参考图3B，形成了沿第二方向被图形化的光致抗蚀剂(PR)层24，其中第一绝缘层22与第二绝缘层23相互交叉。参考图3C，第一绝缘层22的暴露部分被蚀刻翼形成孔(h1)。接着，PR层24被除去。
图5A为沿图3C线A-A’截取的半导体存储器装置的剖面视图。参考图3C的线A-A’，在PR层24形成之后，第一绝缘层22尚未被蚀刻。图5B为沿图3C线B-B’截取的半导体存储器装置的剖面视图。参考图5B，由于PR层24之间的第一绝缘层22被蚀刻并除去，分别在第一与第二翼21a与21b之间形成孔h1。图5C为沿图3C线C-C’截取的半导体存储器装置的剖面视图。参考图5C，孔h1形成于第一绝缘层22的未蚀刻部分之间。
在图5B所示的孔h1内执行例如热氧化工艺的氧化工艺。由于例如氧化工艺之后形成的氧化硅，孔h1侧表面上的第一与第二翼21a与21b的宽度减小。因此，参考图3D，在形成孔h1的区域内的第一与第二翼21a与21b以及第二绝缘层23的宽度减小。在第二绝缘层23宽度减小的区域中，在图5B所示孔h1侧表面上的第一与第二翼21a与21b被氧化之后，形成氧化物25。
图6A为沿图3D线A-A’截取的半导体存储器装置的剖面视图。参考图6A，第一绝缘层22保留。图6B为沿图3D线B-B’截取的半导体存储器装置的剖面视图。参考图6B，第一与第二翼21a与21b的侧表面被蚀刻，因此它们的宽度减小。此外，氧化物25形成于第一与第二翼21a与21b的侧表面上以及半导体衬底21上。图6C为沿图3D线C-C’截取的半导体存储器装置的剖面视图。参考图6C，第一绝缘层22在半导体衬底20上被图形化。氧化物25洗过成于第一绝缘层22的侧表面上以及第一绝缘层22之间的半导体衬底21部分上。这种情况下，氧化物25与第一绝缘层22可由相同材料例如氧化硅形成。下文中，将使用相同的参考数字表示氧化物25与第一绝缘层22。
参考图3E，在使用氧化物填充图3D所示孔h1之后，氧化物在例如化学机械平整(CMP)工艺中被平整化。图7A为沿图3E线A-A’截取的半导体存储器装置的剖面视图。参考图7A，第一绝缘层22保留。图7B为沿图3E线B-B’截取的半导体存储器装置的剖面视图。参考图7B，第一绝缘层22被掩埋在宽度减小的第一与第二翼21a与21b之间的半导体衬底20部分内。
参考图3F，第一绝缘层22被选择性蚀刻至预定深度。这种情况下，残留的第一绝缘层22可起着器件隔离层的功能。图8A为沿图3F线A-A’截取的半导体存储器装置的剖面视图。参考图8A，第一绝缘层22被蚀刻至预定深度。图8B为沿图3F线B-B’截取的半导体存储器装置的剖面视图。参考图8B，宽度减小的第一与第二翼21a与21b之间的半导体衬底20部分上的第一绝缘层22被蚀刻至预定深度。
参考图3G，在具有蚀刻侧表面的第一与第二翼21a与21b之间形成存储节点(未示出)之后，通过使用导电材料涂覆存储节点26而形成栅电极27。图9A为沿图3G线A-A’截取的半导体存储器装置的剖面视图。参考图9A，由于未在该区域内沿图3G线A-A’执行附加工艺，所以第一绝缘层22被蚀刻至预定深度。图9B为沿图3G线B-B’截取的半导体存储器装置的剖面视图。参考图9B，第一绝缘层22形成于宽度减小的第一与第二翼21a与21b之间的半导体衬底20部分上，且存储节点26和栅电极27形成于第一绝缘层22上。
可以根据存储器类型而选择性地形成存储节点26。例如，对于DRAM，通过在其上涂覆介电材料可以形成具有电容器结构的存储节点26。对于RRAM，可在存储节点26上涂覆过渡金属氧化物。对于PRAM，可在存储节点26上涂敷相变材料，而对于FeRAM，可以在存储节点26上涂覆铁电材料。对于SONOS结构，存储节点26可具有由依次堆叠的氧化物、氮化物及氧化物组成的多层结构。
在根据本发明的半导体器件中，形成于一对翼的各个翼内对应于一个栅电极的沟道区可同时被用做电荷的导电路径。因此，可以在一个半导体器件中同时实现两个沟道，并可以实现两个存储器节点。此外，半导体器件的工作电流可以增大，这导致半导体器件工作速度的提高。因此，该半导体器件可以用于需要高工作电流的存储器，例如PRAM或RRAM。当该半导体器件用于DRAM时，DRAM的工作电流增大，这又增大了传感裕量。
此外，尽管半导体器件的半导体衬底中的翼被连接到半导体衬底的基体，但是该半导体衬底可具有类似SOI结构的结构。因此可以减小由于耗尽区扩展而产生的截止电流、结漏电流以及结电容。另外，通过对半导体衬底施加电压，可以向这些翼施加基体偏压。此外，可以防止随着半导体器件集成密度增加而出现的短沟道效应。
已经参照本发明的示范性实施例及附图对本发明进行了具体图示和描述。例如，根据本发明的半导体器件可包含FinFET及使用该FinFET的存储器装置。此外，根据本发明的随机访问存储器可具有NOR类型的阵列结构，其中在该阵列结构中布置了多行和多列基本存储单元。然而，本领域技术人员将会理解，在不脱离由权利要求书所限定的本发明的精神和范围的情况下，可以对本发明进行形式和细节上的各种修改。
权利要求
1.一种半导体存储器装置，其包括衬底；至少成对的翼，所述成对的翼从所述半导体衬底凸起，相互面对且在其间存在间隙；绝缘层，形成于所述成对的翼之间；存储节点，形成于所述成对的翼与部分的所述绝缘层的表面上；以及栅电极，形成于所述存储节点上。
2.权利要求1所述的半导体存储器装置，还包括源极和漏极，彼此分离并形成于所述成对的翼与所述存储节点彼此接触的区域内所述成对的翼的各个翼中；以及成对的沟道区，形成于介于所述源极与漏极之间的成对的翼部分的至少内侧面上。
3.权利要求2所述的半导体存储器装置，其中所述翼与存储节点相互接触的区域内的翼的宽度小于形成所述源极和漏极的区域内的翼的宽度。
4.权利要求1所述的半导体存储器装置，还包括形成于所述半导体衬底与所述存储节点之间的氧化层。
5.权利要求1所述的半导体存储器装置，其中所述存储节点包含多晶硅、硅-锗、金属点、硅点或氮化硅层。
6.权利要求1所述的半导体存储器装置，其中所述存储节点包含介电材料、可变电阻材料、相变材料或铁电材料。
7.权利要求1所述的半导体存储器装置，其中所述半导体衬底包含体硅、体硅-锗、或者是体硅或体硅-锗上的硅或硅-锗外延层。
8.一种制造半导体存储器装置的方法，所述方法包括在半导体衬底上形成从所述半导体衬底凸起、相互面对且其间存在间隙的至少成对的翼；在所述成对的翼的外侧部分上形成第一绝缘层，并在所述成对的翼的内侧部分上形成第二绝缘层；形成沿所述成对的翼相互面对的方向被图形化的光致抗蚀剂层，通过除去被曝光的所述第一绝缘层而形成孔，并用氧化物填充所述孔而形成氧化层；蚀刻所述第一绝缘层和所述氧化层并部分地暴露所述成对的翼的外侧部分；以及在所述成对的翼的外侧部分上以及所述绝缘层的表面上依次形成存储节点和栅电极。
9.权利要求8所述的方法，其中形成所述第一绝缘层和第二绝缘层包含通过在所述成对的翼上涂覆绝缘材料而形成所述第一绝缘层；从所述成对的翼的上侧部分和内侧部分除去所述第一绝缘层；将杂质注入所述成对的翼的上部；以及在所述成对的翼的内侧部分上形成所述第二绝缘层。
10.权利要求8所述的方法，其中形成所述光致抗蚀剂层、孔和氧化层还包括蚀刻所述孔内部并因此增大所述孔的宽度。
11.权利要求8所述的方法，其中所述第一绝缘层由氧化硅形成，所述第二绝缘层由氮化硅形成。
12.权利要求8所述的方法，其中所述存储节点包含多晶硅、硅-锗、金属点、硅点或氮化硅层、介电材料、电阻转换材料、相变材料和铁电材料中至少一种。
13.权利要求8所述的方法，其中所述栅电极由多晶硅、金属、金属硅化物或其组合形成。
全文摘要
本发明提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括衬底；至少成对的翼，从该半导体衬底凸起，相互面对且其间存在间隙；绝缘层，形成于该成对的翼之间；存储节点，其形成于该成对的翼与部分绝缘层的表面上；以及栅电极，其形成于该存储节点上。
文档编号H01L21/336GK101043051SQ200610132099
公开日2007年9月26日 申请日期2006年10月24日 优先权日2006年3月24日
发明者朴允童, 金锡必, 金元柱 申请人:三星电子株式会社