专利名称：用于防止或减小短沟道效应的晶体管及其制造方法
技术领域：
本发明通常涉及半导体器件，并且更具体涉及用于防止和减小短沟道效应的晶体 管及其制造方法。
背景技术：
由于设计规则随着半导体器件集成度的增加而快速减小，所以晶体管沟道长度也 已经縮短。由于晶体管沟道长度縮短，所以由短沟道效应所导致的问题使器件的运行性能 劣化。当在衬底上形成结时，随着在衬底和源极之间或衬底和漏极之间产生的耗尽区的宽 度增加，产生短沟道效应。当沟道长度縮短时，在漏极区附近电场强度增加。当电场强度增 加时，在单元区内的电容器单元中产生漏电流，该漏电流劣化器件的刷新性能。而且，当电 场强度增加时，产生热载流子和击穿(punch-through)并因此降低器件的运行性能和稳定 性。 因此，为防止或减小短沟道效应，需要能够确保有效沟道长度而不提高设计规则 的方法。在确保有效沟道长度的方法中，通常采用在衬底内形成凹陷沟槽的凹陷栅极或以 阶梯状形成栅电极的阶梯栅极来加长沟道。采用通过结构改变而具有增加沟道长度的栅 极，能够增加防止热载流子产生和击穿的容限。 然而，由于漏极饱和电流(IDsat)随沟道长度增加而显著减小，所以难以实现器件 高速运行。例如，在动态随机存取存储器(DRAM)器件的周边区中，当增大漏极-源极电压 (Vds)以增加饱和电流时，由于漏极诱导势垒降低(DIBL)现象导致漏电流增加。DIBL现象 是指随着沟道长度减小，源极和漏极的相互作用使得势能垒降低。沟道中电子的势能垒降 低。由短沟道效应和DIBL现象所导致的上述问题取决于耗尽区的宽度和当使用离子注入 工艺形成结区时产生的电场。因此，需要能够控制耗尽区宽度和电场强度以及防止器件性 能劣化的方法。
发明内容
在一个实施方案中，一种用于防止或减小短沟道效应的晶体管包括衬底；设置 在所述衬底上的栅极堆叠体；设置在栅极堆叠体的第一侧表面处的衬底上并由外延层形成 的第一结区；在栅极堆叠体的第二侧表面处的衬底内形成的沟槽；以及设置在沟槽下方的 低于第一结区的第二结区。 优选地，晶体管还可包括与第一结区接触的第一接触塞；和填充所述沟槽并与第 二结区接触的第二接触塞。 优选地，衬底包括在栅极堆叠体的第一侧表面处的衬底内形成的沟槽，并且第一
4结区通过用外延层填充所述沟槽形成。 优选地，在单元区中，第一结区包括连接至电容器的漏极区。 优选地，在周边电路区域中，第一结区包括施加有漏极-源极电压Vds的漏极区。 优选地，外延层由掺杂的外延层形成。 优选地，掺杂的外延层还可包括注入有N-型或P-型杂质的杂质区。 优选地，栅极堆叠体通过填充凹陷沟槽形成，所述沟槽包括在半导体衬底内沿垂
直方向形成的第一侧壁和具有相对于半导体衬底表面的预定角度和垂直末端的第二侧壁，
第二侧壁的垂直末端与第一侧壁的垂直末端接触。 在另一个实施方案中，一种制造用于防止或减小短沟道效应的晶体管的方法包 括在衬底上形成栅极堆叠体；暴露出栅极堆叠体的侧表面和衬底的第一部分；通过蚀刻 暴露的衬底第一部分形成第一沟槽；通过用外延层填充第一沟槽形成第一结区；暴露出栅 极堆叠体的另一侧表面和衬底的第二部分，同时遮蔽第一结区；通过蚀刻暴露的衬底第二 部分形成深于第一沟槽的第二沟槽；以及通过对暴露的第二沟槽实施离子注入工艺而在第 二沟槽下方的衬底内形成第二结区。 优选地，形成栅极堆叠体的步骤包括形成凹陷沟槽，所述凹陷沟槽包括在半导体 衬底内沿垂直方向形成的第一侧壁和具有相对于半导体衬底表面的预定角度和垂直末端 的第二侧壁，第二侧壁的垂直末端与第一侧壁的垂直末端接触；形成栅极堆叠体以与凹陷 沟槽对准；和在栅极堆叠体的侧壁上形成间隔物。 优选地，形成第一结区包括通过未掺杂选择性外延生长(SEG)形成外延层；注入 N-型导电杂质到外延层上；和通过对外延层实施退火形成第一结区。
作为替代方案，形成第一结区包括通过未掺杂选择性外延生长(SEG)形成外延 层；注入N-型或P-型导电杂质到外延层上；和通过对外延层实施退火形成第一结区。
作为替代方案，形成第一结区包括通过掺杂选择性外延生长(SEG)形成外延层； 和通过对外延层实施退火形成第一结区。
图1说明根据本发明的一个实施方案用于防止或减小短沟道效应的晶体管。
图2 10说明根据本发明的一个实施方案制造用于防止或减小短沟道效应的晶 体管的方法。 图11和12说明根据本发明的另一个实施方案的栅极堆叠结构。
具体实施例方式
以下，将参考附图描述优选实施方案。然而，所述实施方案仅仅是用于说明性的目 的而并非意图限制本发明的范围。
图1说明根据本发明的一个实施方案用于防止或减小短沟道效应的晶体管。
参考图l，在根据本发明的一个实施方案用于防止或减小短沟道效应的晶体管中， 在半导体衬底100上设置栅极堆叠体110和栅极介电层105。栅极堆叠体110优选但不限 于由依次堆叠的多晶硅层、钨层和氮化物层形成。 间隔物120通常形成在栅极堆叠体110和栅极介电层105的两侧。在栅极堆叠体
5110的第一侧表面处的半导体衬底100上设置由外延层制成的第一结区125。第一结区125 是在单元区中连接至电容器的漏极区和在周边电路区域中施加有漏极-源极电压Vds的漏 极区。所述外延层可由掺杂的外延层形成。所述掺杂的外延层可包括注入有N-型或P-型 杂质的杂质区。 沟槽127形成在栅极堆叠体110的第二侧表面处的半导体衬底内。形成设置在沟 槽127下方的低于第一结区125的第二结区130。形成与第一结区125接触的第一接触塞 140，和形成填充沟槽127并与第二结区130接触的第二接触塞145。 第一接触塞140连接单元区中的第一结区125和以后将形成的电容器，并允许在 周边电路区域中的施加有漏极-源极电压Vds的第二结区中进行电操作。由于第一结区125 由外延层形成，所以用于防止或减小短沟道效应的晶体管可减少电场增加。随着电场减小， 单元区中的刷新性能可得到增强，并且在周边区中当漏极-源极电压增加时降低的DIBL性 能可得到改善。而且，通过采用外延层能够减小接触电阻。此外，由于由外延层形成的第一 结区125和第二结区130形成具有不对称的位置，所以沟道长度得到加长。因此，能够防止 由器件尺寸减小所导致的短沟道效应。 将参考附图描述根据一个实施方案的制造用于防止或减小短沟道效应的晶体管 的方法。图2 10说明根据一个实施方案制造用于防止或减小短沟道效应的晶体管的方 法。 参考图2，在半导体衬底200上形成栅极堆叠体210和栅极介电层205。栅极堆叠 体210通常但不限于由包括多晶硅层、钨层和氮化物层的顺序堆叠结构形成。间隔物215 形成在栅极堆叠体210的第一和第二侧表面上。间隔物215优选由氮化物层形成。
参考图3，形成硬掩模层图案220，其暴露出栅极堆叠体210的侧表面和半导体衬 底200的第一部分。例如，在半导体衬底200的正面上沉积硬掩模层。所述硬掩模层通常 包括氮化物层。在硬掩模层上涂覆光刻胶，并且实施包括曝光和显影的光刻工艺以形成暴 露出硬掩模层的一部分的光刻胶层图案(未显示)。利用光刻胶层图案作为蚀刻掩模，蚀 刻硬掩模层的暴露部分以形成硬掩模层图案220。硬掩模层图案220暴露出在栅极堆叠体 210的侧表面处的间隔物215和半导体衬底200的第一部分，但是覆盖其它部分。
参考图4，利用硬掩模层图案220作为蚀刻掩模，蚀刻暴露的半导体衬底200的第 一部分以在半导体衬底200内形成第一沟槽225。第一沟槽225通过蚀刻半导体衬底200 至距离半导体衬底200表面的第一深度Dl而形成。 参考图5，用外延层填充第一沟槽225以形成第一结区230。第一结区230是在单 元区中待插入电容器的漏极区和在周边区中待施加漏极_源极电压Vds的漏极区。外延层 可利用选择性外延生长(SEG)形成。例如，将用于外延生长的源气体供给到形成有第一沟 槽225的半导体衬底200上。源气体优选包括硅烷(SiH4)气或硅源。从第一沟槽225的底 部生长硅层以形成填充第一沟槽225的外延层。可以通过例如使外延层形成为掺杂的SEG 层并可随后实施退火步骤的方式形成第一结区230。所述退火可通过快速热退火(RTA)实 施。第一结区230可通过完全填充第一沟槽225或部分填充第一沟槽225来形成。第一结 区230也可以通过例如使外延层形成为未掺杂的SEG层，注入杂质以及随后实施退火来形 成。在图10中将对此进一步进行描述。 被硬掩模层图案220掩蔽的栅极堆叠体210的另一侧表面不受SEG的影响。因此，能够通过用外延层选择性地单独填充第一沟槽225形成第一结区230。结果，由于在栅 极堆叠体210的侧表面处的半导体衬底上设置由外延层形成的第一结区230，所以能够减 小在漏极区中产生的电场强度。而且，能够在第一结区230中形成比在通过注入工艺形成 的结区中更均匀的电场强度。然后，通过剥离工艺移除硬掩模层图案220。
参考图6，形成覆盖第一结区230但是暴露出半导体衬底200的第二部分的光刻胶 层图案235。例如，在半导体衬底200表面上形成光刻胶层。对光刻胶层实施包括曝光和显 影的光刻工艺以形成光刻胶层图案235。光刻胶层图案235暴露出在栅极堆叠体210的另 一侧表面上的间隔物215和半导体衬底200的第二部分，但是覆盖第一结区230。
参考图7，利用光刻胶层图案235作为蚀刻掩模，蚀刻暴露的半导体衬底200的第 二部分以形成第二沟槽240。第二沟槽240通过蚀刻半导体衬底200至距离半导体衬底200 表面的第二深度D2来形成。优选地，第二沟槽240的第二深度D2大于第一沟槽225的第 一深度D1。 参考图8，如箭头所示，利用光刻胶层图案235作为离子注入阻挡层，将杂质注入 第二沟槽240。注入的杂质扩散并且在第二沟槽240下方的半导体衬底200内形成第二结 区245。当电场不大时，可将第二结区设置成高于第一结区230。 参考图9，形成填充第二沟槽240的第一接触塞250和与第一结区接触的第二接触 塞255。例如，在半导体衬底200上沉积导电层。导电层可由多晶硅层形成至能够完全填充 第二沟槽240的厚度。可对半导体衬底200实施平坦化工艺以隔离导电层。所述平坦化可 通过化学机械抛光(CMP)实施。然后，在半导体衬底200上形成填充第二沟槽240的第一 接触塞250和与第一结区接触的第二接触塞255。第一接触塞250和第二接触塞255可形 成至等于栅极堆叠体210的上端的高度。 因此，形成包括第一结区230和第二结区245的晶体管，第一结区230由外延层形 成并设置在栅极堆叠体210的第一侧表面处的半导体衬底200上，第二结区245形成在半 导体衬底200上的栅极堆叠体210的第二侧表面处的半导体衬底200内形成的沟槽下方。 在该晶体管中，在第一结区230和第二结区245之间形成沟道C1。因此，与沟道长度等于 栅极堆叠体线宽的常规晶体管相比，根据一个实施方案的晶体管的沟道长度C1由于第一 结区230和第二结区245形成具有不对称的位置而增加。因此，能够防止由器件尺寸减小 所导致的短沟道效应。而且，由于在第一结区230中通过SEG形成外延层，所以能够减小电 场。随着电场减小，单元区中的刷新性能可得到增强，并且在周边电路区域中当漏极-源极 电压增加时减弱的DIBL性能可得到改善。而且，通过采用外延层能够减小接触电阻。
作为替代方案，第一结区230可以采取使外延层形成为未掺杂的SEG层、注入杂质 并随后实施退火的方式形成。参考图10，形成覆盖栅极堆叠体210的一部分的光刻胶层图 案237。光刻胶层图案237仅覆盖栅极堆叠体210并暴露出第一结区230和第二沟槽240。 然后，利用光刻胶层图案237作为离子注入阻挡层，将导电杂质注入暴露的第一结区230和 对应于第二沟槽240的半导体200中。在单元区中注入N-型导电杂质，在周边电路区域中 注入N-型或P-型导电杂质。通过实施退火，注入的杂质扩散并且在第二沟槽240下方的 半导体衬底200内形成第二结区245。而且，在第一结区230内形成杂质区265。在此情况 下，即使外延层形成为未掺杂的SEG层并且随后对其实施离子注入工艺，但由于外延层的 独特的迁移率，所以通过注入少量的杂质可获得与离子注入硅本体(bulk)相同的效果
此外，通过改变栅极堆叠体210的结构能够进一步增加沟道长度。图11和12说 明根据本发明的另一个实施方案的栅极堆叠结构。 参考图ll和12，可形成栅极堆叠体210以填充凹陷沟槽310，所述凹陷沟槽310 包括在半导体衬底200内沿垂直方向(相对于衬底表面为90° )形成的第一侧壁300和 具有相对于半导体衬底200表面的预定角度和垂直末端的第二侧壁305，第二侧壁305的垂 直末端与第一侧壁300的垂直末端接触。而且，由外延层形成的第一结区315以及第二结 区320设置在栅极堆叠体210的两个侧表面处的半导体衬底200上。第一结区315和第二 结区320可在半导体衬底200上设置成相同高度(参见图11)，或者第一结区315和第二结 区320可设置在不同的垂直位置处(参见图12)。 因此，沿着第一侧壁300和第二侧壁305的下部形成沟道C2。具有该结构的晶体 管由于其沟道长度长于常规的平面晶体管所以可防止或减少短沟道效应。而且，即使栅极 长度相同，也可以通过改变第一侧壁300和第二侧壁305的长度来调节沟道长度。而且，通 过调节第二侧壁305的长度，能够控制阈值电压而不改变栅极长度。 虽然本发明已经针对具体实施方案进行了描述，但是对于本领域技术人员而言显 而易见的是，可在不脱离如以下权利要求所限定的本发明的精神和范围的前提下进行各种 变化和改变。
权利要求
一种用于防止或减小短沟道效应的晶体管，包括衬底；设置在所述衬底上的栅极堆叠体；设置在所述栅极堆叠体的第一侧表面处的所述衬底上的第一结区，所述第一结区由外延层形成；形成在所述栅极堆叠体的第二侧表面处的所述衬底内的沟槽；和设置在所述沟槽下方的第二结区，所述第二结区低于所述第一结区。
2. 根据权利要求1所述的用于防止或减小短沟道效应的晶体管，还包括 与所述第一结区接触的第一接触塞；禾口 填充所述沟槽并与所述第二结区接触的第二接触塞。
3. 根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中所述衬底包括在 所述栅极堆叠体的第一侧表面处的所述衬底内形成的沟槽，并且所述第一结区由填充所述 沟槽的外延层形成。
4. 根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中在单元区中，所 述第一结区包括待连接至电容器的漏极区。
5. 根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中在周边电路区域 中，所述第一结区包括待施加漏极_源极电压Vds的漏极区。
6. 根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中所述外延层由掺 杂的外延层形成。
7. 根据权利要求6所述的用于防止或减小短沟道效应的晶体管，其中所述掺杂的外延 层包括注入有N-型或P-型杂质的杂质区。
8. 根据权利要求1所述的用于防止或减小短沟道效应的晶体管，其中所述栅极堆叠体 填充凹陷沟槽，所述凹陷沟槽包括在所述半导体衬底内沿垂直方向形成的第一侧壁和具 有相对于所述半导体衬底表面的预定角度和垂直末端的第二侧壁，所述第二侧壁的垂直末 端与所述第一侧壁的垂直末端接触。
9. 一种制造用于防止或减小短沟道效应的晶体管的方法，包括 在衬底上形成栅极堆叠体；暴露出所述栅极堆叠体的侧表面和所述衬底的第一部分； 通过蚀刻所述暴露的所述衬底的第一部分形成第一沟槽； 通过用外延层填充所述第一沟槽形成第一结区；暴露出所述栅极堆叠体的另一侧表面和所述衬底的第二部分，同时掩蔽所述第一结区；通过蚀刻所述暴露的所述衬底的第二部分，形成深于所述第一沟槽的第二沟槽；禾口 通过对暴露的所述第二沟槽实施离子注入工艺，在所述第二沟槽下方的所述衬底内形 成第二结区。
10. 根据权利要求9所述的方法，其中形成所述栅极堆叠体包括形成凹陷沟槽，所述凹陷沟槽包括在所述半导体衬底内沿垂直方向形成的第一侧壁 和具有相对于所述半导体衬底表面的预定角度的第二侧壁； 形成所述栅极堆叠体以与所述凹陷沟槽对准；禾口在所述栅极堆叠体的侧壁上形成间隔物。
11. 根据权利要求9所述的方法，包括通过选择性外延生长(SEG)形成所述外延层。
12. 根据权利要求9所述的方法，其中在单元区中，所述第一结区包括待连接至电容器 的漏极区。
13. 根据权利要求9所述的方法，其中在周边电路区域中，所述第一结区包括待施加漏 极-源极电压Vds的漏极区。
14. 根据权利要求9所述的方法，其中形成所述第一结区包括 使所述外延层形成为未掺杂的选择性外延生长(SEG)层；将N-型导电杂质注入所述外延层；禾口 使所述外延层退火，由此形成所述第一结区。
15. 根据权利要求9所述的方法，其中形成所述第一结区包括 使所述外延层形成为未掺杂的选择性外延生长(SEG)层；将N-型或P-型导电杂质注入所述外延层；禾口使所述外 延层退火，由此形成所述第一结区。
16. 根据权利要求9所述的方法，其中所述第一结区的形成包括 使所述外延层形成为掺杂的选择性外延生长(SEG)层；禾口使所述外延层退火，由此形成所述第一结区。
全文摘要
本发明涉及用于防止或减小短沟道效应的晶体管及其制造方法。所述晶体管包括衬底；设置在所述衬底上的栅极堆叠体；设置在所述栅极堆叠体的第一侧表面处的衬底上的第一结区，所述第一结区由外延层形成；形成在所述栅极堆叠体的第二侧表面处的衬底内的沟槽；以及设置在所述沟槽下方的第二结区，所述第二结层低于所述第一结区。
文档编号H01L29/06GK101740613SQ200910006030
公开日2010年6月16日 申请日期2009年1月22日 优先权日2008年11月12日
发明者卢俓奉, 朱永桓 申请人:海力士半导体有限公司