专利名称：小外形集成电路封装结构的引线框及封装器件的制作方法
技术领域：
本实用新型属于芯片封装技术领域，具体涉及一种用于同时封装晶振和半导体芯 片的、S0IC(Small Outline Integrated Circuit Package，小外形集成电路封装)引线框 及封装器件，尤其设计一种仅与半导体芯片焊接的内引脚与小岛共同打凹形成于同一平面 上的引线框及封装器件。
背景技术：
近几十年来，芯片封装技术一直追随着IC (集成电路)的发展而发展，一代IC就 有相应的一代封装技术相配合。封装形式通俗地所是指安装半导体集成电路芯片用的外 壳，其不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片 上的接点用导线连接到封装外壳的内引脚上，这些内引脚又通过印刷电路板上的导线与其 他器件相连接。因此，封装形式一般包括用于安装、固定以及引线等作用的引线框，同时还 包括用于保护芯片、密封等作用的、与引线框相匹配的封装体(Package Body)。封装形式的发展大致经历了以下发展过程1)在结构方面，DIP (Double In-line Package，双列直排封装)-> LCC (Leaded Chip Carrier，无铅芯片载体封装)_ > QFP(Quad FlatPackage,四侧引脚扁平封装)_ > SOP (Small Outline Package，小外形封装)-> BGA (Ball Grid Array Package，球栅阵列 封装)_ > CSP(Chip ScalePackage，芯片级封装)；2)在材料方面金属、陶瓷_ >陶瓷、塑料_ >塑料；3)在内引脚形状长引线直插- >短引线或无引线贴装_ >球状凸点；4)在装配方式方面通孔插装_ >表面贴装(SMT)- >直接安装。其中，SOIC(SmallOutline Integrated Circuit Package，小外形集成电路封装) 封装形式是SOP封装形式派生出来的一种。图1所示为现有技术的SOIC的引线框结构示 意图。图1所示实施例引线框100包括小岛(PAD) 120、以及设置于小岛120四周的8个内 引脚111、112、113、114、115、116、117、118，小岛120通过打凹工艺往下打沉形成。同时，根据不同的电路功能要求，通常需要将半导体芯片和晶振通过SOIC封装形 式封装在一起。晶振一般是封装好的圆柱形结构，一个晶振与一个半导体芯片通过引线框、 塑封体封装后，形成所谓的POP (Package On Package，封装上封装)封装结构。由于晶振的 体积相对SOIC引线框所占有的体积较大，图1所示的传统SOIC引线框只是用于封装一个 或者多个半导体芯片，并没有考虑晶振、半导体芯片二者的要求。图2所示为现有技术中SOIC引线框封装晶振和半导体芯片时的截面结构示意图。 采用SOIC引线框封装晶振和半导体芯片时，如图2所示，半导体芯片40置于小岛120的下 方，晶振50置于小岛120的上方，半导体的芯片40的和内引脚110之间键合打线之后，形 成引线60。区域于传统单芯片SOIC封装形式的是半导体芯片40是置于小岛下方的，小 岛120的上方用于置晶振。因此，传统单芯片SOIC封装形式基本不存在引线与打凹的小岛 120之间的接触问题。而图2所示结构中，引线60的中部有可能与小岛的边沿接触，从而导致电路短路失效或者产生其它可靠性的问题。特别是，内引脚110和半导体芯片40之间高 度差越大、小岛120的横向宽度越宽的时候，引线接触的问题更加明显。
实用新型内容本实用新型的目的是，解决现有SOIC引线框结构不适合于半导体芯片和晶振同 时封装的问题。为解决以上技术问题，一种小外形集成电路封装(SOIC)的引线框，用于同时封装 半导体芯片和晶振，所述引线框包括小岛和设置于小岛周围的内引脚，其中仅与半导体芯 片焊接的内引脚与小岛设置在同一平面上。根据本实用新型所提供的SOIC引线框，其中，所述仅与半导体芯片焊接的内引脚 与小岛通过共同打凹形成，因此其加工制备方法简单。所述内引脚包括与晶振的引脚电连接的与晶振引脚焊接的内引脚。较佳地，所述引线框还包括由与晶振引脚焊接的内引脚向引线框中心外延的加宽 体，从而可以使晶振焊接时有较多的空间余量、满足后续SMT焊接要求。加宽体和与晶振引 脚焊接的内引脚之间设置凹槽，可以防止所述加宽体上的焊锡流向第二引脚。较佳地，所述与晶振引脚焊接的内引脚还包括用于与晶振的引脚引线的打线区， 所述打线区由与晶振引脚焊接的内引脚向小岛方向延伸形成，从而可以满足晶振的键合打 线的需要。较佳地，所述引线框还包括连筋端，所述连筋端的宽度大于或者等于圆柱体晶振 的直径。本实用新型同时提供一种小外形集成电路封装结构的引线框阵列，所述引线框阵 列主要是由以上任一所述引线框按行和列排列所组成。本实用新型进一步提供一种封装器件，包括由以上任一所述SOIC引线框、所封装 的半导体芯片和晶振、以及匹配于所述SOIC引线框的封装体，所述半导体芯片置于所述引 线框的小岛的正下方，所述晶振置于所述引线框的小岛的正上方。本实用新型的技术效果是，该SOIC引线框的仅与半导体芯片焊接的内引脚与小 岛脚设置在同一平面上，适合用于半导体芯片和晶振同时封装，即使小岛需要匹配晶振作 加深加宽设计，也能够完全避免半导体芯片和内引脚之间的引线可能接触小岛边沿的问 题，因此以该引线框SMT封装后形成的封装器件具有可靠性高的特点。同时，仅与半导体芯 片焊接的内引脚与小岛设置在同一平面上的结构可以通过打凹形成小岛时，对小岛和内引 脚同时打凹形成，该SOIC引线框具有制备工艺方法简单的特点。
图1是现有技术的SOIC的引线框结构示意图。图2是现有技术中SOIC引线框封装晶振和半导体芯片时的截面结构示意图；图3是本实用新型所提供的SOIC引线框结构实施例的示意图；图4是图3所示SOIC引线框结构实施例A-A截面的结构示意图；图5是图4所示引线框结构封装半导体芯片和晶振后的结构示意图。
具体实施方式
现将参照附图更加完全地描述本实用新型，附图中示出了本实用新型的示例性 实施例。但是，本实用新型可按照很多不同的形式实现，并且不应该被理解为限制于这些阐 述的实施例。相反，提供这些实施例使得本公开变得彻底和完整，并将本实用新型的构思完 全传递给本领域技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度。在附图中， 相同的标号指代相同的元件或部件，因此将省略对它们的描述。在以下公开实施例的中，充分考虑了同时封装半导体芯片和晶振的POP封装要 求，设计了 SIOC引线框。以下的晶振以圆柱形结构为示例，但是，本领域技术人员悉知，晶 振也可以为其它形状，例如，长方体形状。图3所示为本实用新型所提供的SOIC引线框结构实施例的示意图。在该实施例 SOIC引线框200中，所需封装的圆柱形晶振的圆柱面纵向紧贴置于下沉的小岛230的上方 (图3中未示出)，所需封装的半导体芯片紧贴置于下沉的小岛230的下方(图3中未示 出)。请参阅图3，SOIC引线框200包括设置在引线框本体上的小岛230以及设置于小 岛两旁的内引脚。在该实施例中，SOIC引线框为16脚结构，16内引脚为211、212、213、214、 215、216、217、218、221、222、223、224、225、226、227、228。内引脚 211 至 218,221 至 228 分 两排排列于小岛两旁。每个内引脚上设置有内引脚固定孔(如图3中圆圈所示)。内引脚 的具体数量不受本实用新型限制，根据具体集成电路芯片的功能要求而设置，通常，引脚数 量可以设置为8个、16个、24个等。其中，内引脚217、227为与晶振引脚焊接的内引脚(根 据电路功能需要，在该实施例中，内引脚217、227还同时与半导体芯片焊接)，内引脚211、 212、213、214、215、216、221、222、223、224、225、226为仅与半导体芯片焊接的内引脚，内引 脚218、228为空置的内引脚。小岛230位于本体的中间部分，其面积大小根据半导体芯片 和晶振来决定，在实施例中，还要考虑到SMT引线过程中的支撑空间的要求，因此小岛230 相比现有技术的小岛面积加大，同时，引线框也采用宽体引线框。小岛230通常通过打凹工 艺打沉形成，由于晶振置于小岛中，因此小岛的深度应匹配于晶振的形状，在该实施例中， 小岛230的深度相比现有技术的小岛采用加深设计。为避免关于图2描述中所提及的引线与小岛边沿接触的问题，在该实用新型中， 将仅与半导体芯片焊接的内引脚、小岛230设置在同一平面上，在该实施例中，通过在打 凹形成小岛的时候，将小岛周围的引脚一起向下打凹，从而使小岛230与仅与半导体芯片 焊接的内引脚形成在大约同一个平面上。图4所示为图3所示SOIC引线框结构实施例A-A截面的结构示意图。图4中只 是给出了引线框200的小岛和内引脚之间的位置关系，如图4所示，仅与半导体芯片焊接的 内引脚214,224和小岛230 一起向下打凹形成，因此内引脚214,224和小岛230大约同处 在一个平面上。这种结构能够避免由于小岛和内引脚之间的高度差导致半导体芯片和内引 脚之间的引线与小岛边沿接触的问题，同时其加工制备方法也简单。图5所示为图4所示引线框结构封装半导体芯片和晶振后的结构示意图。如图5 所示，半导体芯片40紧贴置于小岛230的下方，晶振50紧贴置于小岛230上方，晶振50上 还有两个引脚280，引线60连接半导体芯片40和内引脚。因此，在该图示实施例中，不管小 岛的深度为匹配晶振的体积大小是否加深、不管小岛的宽度为匹配晶振和半导体芯片是否加宽，电连接半导体芯片和内引脚(仅与半导体芯片焊接的内引脚)的引线60完全不会因 与小岛230的边沿接触而产生短路问题。同时，在键合打线形成引线60时其工艺过程也变
得简单。请参阅图3，该SOIC引线框200进一步考虑了晶振的SMT焊接要求。在该实施例 中，内引脚217、227用于与晶振引脚(如图5中的280)焊接，为确保后续工艺中的晶振自 动SMT的实现，在与晶振引脚焊接的内引脚217、227上采用加宽的设计，例如在内引脚217、 227上设置加宽体260，以使晶振焊接时有较多的空间余量。加宽体260由与晶振引脚焊接 的内引脚向中心外延加宽设置。加宽体260上通常需要涂上焊锡，进一步，为避免加宽体 260上的焊锡流向内引脚的其它区域，在加宽体260的边沿设置一凹槽250，该凹槽250用 于阻挡加宽体上的焊锡流过凹槽。请参阅图3，该SOIC引线框200考虑晶振的键合打线的需要，在与晶振引脚焊接的 内引脚217、227上设置打线区240，打线区240由与晶振引脚焊接的内引脚217、227向小岛 方向延伸形成。请参阅图3，该SOIC弓丨线框200还包括连筋端270，在封装晶振时，晶振置于小岛 230上时，其两端置于连筋端270内。在该实施例中，连筋端270的宽度尺寸大于或者等 于圆柱体晶振的直径，因此，连筋端270相对于现有技术的连筋端是采用了加宽设计的，例 如，连筋端的常规宽度为0. 5毫米，该示例的连筋端270的宽度达到1毫米左右。该连筋端 270可以使晶振边沿完全置于小岛230上，从而使得晶振SMT时得以较好的支撑，满足后续 键合需要，顺利实现POP封装。本实用新型同时提供由多个图3所示引线框组成的SOIC引线框阵列。在实际封 装过程中，是对多个芯片和晶振并排同时封装形成。因此，可以将图3所示的引线框按多行 多列排列的形式形成引线框阵列。本实用新型进一步提供一种封装器件，该封装器件是由以上所述及的引线框与封 装体、半导体芯片、晶振匹配封装后形成的器件。在不偏离本实用新型的精神和范围的情况下还可以构成许多有很大差别的实施 例。应当理解，除了如所附的权利要求所限定的，本实用新型不限于在说明书中所述的具体 实施例。
权利要求一种小外形集成电路封装结构的引线框，用于同时封装半导体芯片和晶振，所述引线框包括小岛和设置于小岛周围的内引脚，其特征在于，其中仅与半导体芯片焊接的内引脚与小岛设置在同一平面上。
2.如权利要求1所述的引线框，其特征在于，所述仅与半导体芯片焊接的内引脚与小 岛通过共同打凹形成。
3.如权利要求1所述的引线框，其特征在于，所述内引脚还包括与晶振引脚焊接的内 引脚。
4.如权利要求3所述的引线框，其特征在于，所述引线框还包括由与晶振引脚焊接的 内引脚向引线框中心外延的加宽体。
5.如权利要求4所述的引线框，其特征在于，加宽体和与晶振引脚焊接的内引脚之间设置凹槽。
6.如权利要求3所述的引线框，其特征在于，所述与晶振引脚焊接的内引脚还包括用 于与晶振的引脚引线的打线区，所述打线区由与晶振引脚焊接的内引脚向小岛延伸形成。
7.如权利要求3所述的引线框，其特征在于，所述引线框还包括连筋端，所述连筋端的 宽度大于或者等于圆柱体晶振的直径。
8.一种小外形集成电路封装结构的引线框阵列，其特征在于，所述引线框阵列由权利 要求1至7任一所述引线框按行和列排列的形式形成。
9.一种封装器件，其特征在于，包括由权利要求1至7任一所述引线框、所封装的半导 体芯片和晶振、以及匹配于所述引线框的封装体，所述半导体芯片置于所述引线框的小岛 的正下方，所述晶振置于所述引线框的小岛的正上方。
专利摘要本实用新型提供一种小外形集成电路封装(SOIC)结构的引线框及封装器件，属于芯片封装技术领域。该引线框的设计考虑了同时封装晶振和半导体芯片的要求，将引线框的小岛和仅与半导体芯片焊接的内引脚设置在同一平面上。该SOIC引线框适合用于半导体芯片和晶振同时封装，能够完全避免半导体芯片和仅与半导体芯片焊接的内引脚之间的引线可能接触小岛边沿的问题，此以该引线框SMT封装后形成的封装器件具有可靠性高的特点。同时，该SOIC引线框制备工艺方法简单。
文档编号H01L23/495GK201725791SQ200920286409
公开日2011年1月26日 申请日期2009年12月25日 优先权日2009年12月25日
发明者郑志荣 申请人:无锡华润安盛科技有限公司