专利名称：Umos晶体管及其形成方法
技术领域：
本发明涉及半导体器件及制造领域，特别涉及一种UMOS晶体管及其形成方法。
背景技术：
随着半导体技术的不断发展，功率器件(Power Device)作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载，例如输出整流器要求能够在输入20V电压而输出大约3. 3V电压和输入IOV电压而输出大约1. 5V电压；并且要求能够具有IOV至50V范围的衰竭电压。而现有的MOS晶体管等器件无法满足上述需求，例如肖特基二极管(Schottky diodes)的衰竭电压范围大约在 0. 5V，因此，为了满足应用的需要，各种功率器件成为关注的焦点。U形沟槽金属-氧化物-半导体场效应晶体管(UM0S， U-groove-metal-oxide-silicon transistors)是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的MOS晶体管比还能够节省大约40%的面积。图1示出了现有技术的一种UMOS晶体管的剖面结构示意图。如图1所示，包括 N+掺杂的半导体基底10 ；形成在半导体基底10上的外延层11，所述外延层11为Nl参杂； 形成在所述外延层11表面的掺杂阱12，所述掺杂阱12为P型掺杂；贯穿所述掺杂阱12的沟槽；栅介质层13，覆盖所述沟槽的底部和侧壁；栅电极14，形成在所述栅介质层13上，填满所述沟槽；源区15和源区17，形成在所述沟槽两侧的掺杂阱12内，与所述栅介质层13相邻，为N+掺杂；体区16和体区18，形成在所述掺杂阱12内，为P+掺杂。图1中包括了 2个对称的UMOS晶体管，具体的，外延层11、掺杂阱12、源区15、栅介质层13和栅电极14构成了其中一个UMOS晶体管，其中外延层11作为漏极，源区15作为源极，外延层11和源区15之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区 16与掺杂阱12的掺杂类型相同，用作体电极；外延层11、掺杂阱12、源区17、栅介质层13 和栅电极14构成了另一个UMOS晶体管，其中外延层11作为漏极，源区17作为源极，外延层11和源区17之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区18与掺杂阱 12的掺杂类型相同，用作体电极。由于外延层11以及栅介质层13的形状呈“U”形，因此命名为UMOS晶体管。UMOS晶体管的栅介质层13和栅电极14的结构决定了其比常规的MOS 晶体管具有更高的输入阻抗，因而可以用作功率器件。现有技术的UMOS晶体管的栅电极14与漏极(即外延层11)之间的正对交叠 (overlap)的面积较大，使得栅电极14与漏极之间的栅漏电容较大。而随着电路频率的不断升高，大的栅漏电容会导致电路功耗升高。关于UMOS晶体管的更多详细内容，请参考专利号为6551881的美国专利。
发明内容
本发明解决的问题是提供一种UMOS晶体管及其形成方法，减小栅漏电容，降低功耗。为解决上述问题，本发明提供了一种UMOS晶体管的形成方法，包括提供半导体基底，所述半导体基底上形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；形成沟槽，所述沟槽贯穿所述掺杂阱，底部和侧壁暴露出所述外延层；在所述沟槽底部的外延层的表面部分中形成反型掺杂区，所述反型掺杂区与所述外延层的掺杂类型相反；形成栅介质层，覆盖所述沟槽的底部和侧壁；在所述栅介质层的表面形成栅电极，填满所述沟槽；在所述掺杂阱内形成源区，所述源区与所述栅介质层相邻，其掺杂类型与所述掺杂阱相反。可选的，所述在所述沟槽底部的外延层的表面部分中形成反型掺杂区包括对所述沟槽底部的外延层进行离子注入，所述离子注入的离子类型与所述外延层的掺杂类型相反。可选的，所述在所述沟槽底部的外延层的表面部分中形成反型掺杂区包括对所述沟槽底部以及与底部相邻的沟槽侧壁的外延层进行离子注入，所述离子注入的离子类型与所述外延层的掺杂类型相反。可选的，所述离子注入的注入能量为20至30KeV，注入剂量为lel3至kl3/cm2。可选的，所述反型掺杂区的深度占所述沟槽下方的外延层的深度的10 %至20 %。可选的，所述半导体基底和外延层的掺杂类型为N型，所述掺杂阱的掺杂类型为P 型，所述反型掺杂区的掺杂类型为P型，所述源区的掺杂类型为N型。可选的，所述UMOS晶体管的形成方法还包括在所述掺杂阱内形成体区，其掺杂类型与所述掺杂阱相同。为解决上述问题，本发明提供了一种UMOS晶体管，包括半导体基底；外延层，形成于所述半导体基底上；掺杂阱，形成于所述外延层的表面，掺杂类型与所述外延层相反；沟槽，贯穿所述掺杂阱，底部和侧壁暴露出所述外延层；反型掺杂区，形成于所述沟槽底部的外延层的表面部分中，掺杂类型与所述外延层相反；栅介质层，覆盖所述沟槽的底部和侧壁；栅电极，形成于所述栅介质层的表面且填满所述沟槽；源区，位于所述掺杂阱内且与所述栅介质层相邻。可选的，所述反型掺杂区延伸至与所述沟槽底部相邻的沟槽侧壁的外延层。可选的，所述反型掺杂区的深度占所述沟槽下方的外延层的深度的10%至20%。可选的，所述半导体基底和外延层的掺杂类型为N型，所述掺杂阱的掺杂类型为P 型，所述反型掺杂区的掺杂类型为P型，所述源区的掺杂类型为N型。可选的，所述UMOS晶体管还包括体区，形成于所述掺杂阱内，其掺杂类型与与所述掺杂阱相同。
与现有技术相比，本发明的技术方案有如下优点本技术方案在UMOS晶体管的沟槽底部的外延层的表面部分中形成反型掺杂区， 其掺杂类型与外延层相反，减小了栅电极与外延层的交叠面积，从而减小了栅漏电容，利于减小功耗。
图1是现有技术的一种UMOS晶体管的剖面结构示意图；图2是本发明实施例的UMOS晶体管的形成方法的流程示意图；图3至图8是本发明实施例的UMOS晶体管的形成方法的剖面结构示意图；图9是本发明实施例的UMOS晶体管的电压-栅漏电容曲线与现有技术的UMOS晶体管的电压-栅漏电容曲线的对比图；图10是本发明实施例的UMOS晶体管的电压-电流曲线与现有技术的UMOS晶体管的电压-电流曲线的对比图。
具体实施例方式现有技术的UMOS晶体管的栅电极和漏极之间寄生的栅漏电容较大，使得电路的功耗相应较大。本技术方案在UMOS晶体管的沟槽底部的外延层的表面中形成反型掺杂区，其掺杂类型与外延层相反，减小了栅电极和外延层的交叠面积，相当于在栅电极和漏极之间串接了一个结电容，从而减小了栅漏电容，利于减小电路功耗。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图2示出了本发明实施例的UMOS晶体管的形成方法的流程示意图，包括步骤S21，提供半导体基底，所述半导体基底上形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；步骤S22，形成沟槽，所述沟槽贯穿所述掺杂阱，底部和侧壁暴露出所述外延层；步骤S23，在所述沟槽底部的外延层的表面部分中形成反型掺杂区，所述反型掺杂区与所述外延层的掺杂类型相反；步骤S24，形成栅介质层，覆盖所述沟槽的底部和侧壁；步骤S25，在所述栅介质层的表面形成栅电极，填满所述沟槽；步骤S26，在所述掺杂阱内形成源区，所述源区与所述栅介质层相邻，其掺杂类型与所述掺杂阱相反。下面结合图2和图3至图8对本发明实施例的UMOS晶体管的形成方法进行详细说明。参考图2和图3，执行步骤S21，提供半导体基底，所述半导体基底上形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反。具体的，提供半导体基底20，所述半导体基底20为半导体材料，可以是单晶硅，也可以是也可以是硅、锗、砷化镓或硅锗化合物，还可以是绝缘体上硅(SOI，Silicon On hsulator)结构或硅上外延层结构，本实施例中所述半导体基底20为N+型掺杂。所述半导体基底20上形成有外延层21，所述外延层21可以采用外延生长工艺形成，本实施例中其掺杂类型与所述半导体基底20相同，具体为N—型掺杂。所述外延层21的表面形成有掺杂阱22，所述掺杂阱22 的掺杂类型和所述外延层21的掺杂类型相反，本实施例中具体为P型掺杂，其形成方法可以为对所述外延层21进行离子注入，从而在外延层21的表面形成掺杂阱22。本领域技术人员可以根据需要对所述外延层21和掺杂阱22的掺杂浓度进行选定。参考图2和图4，执行步骤S22，形成沟槽，所述沟槽贯穿所述掺杂阱，底部和侧壁暴露出所述外延层。具体的，形成沟槽22a，所述沟槽2 贯穿所述掺杂阱22，其底部和侧壁暴露出所述外延层21。所述沟槽2 的形成方法包括在所述掺杂阱22的表面形成光刻胶并图形化，定义出所述沟槽22a的图形；以所述光刻胶图形为掩膜进行刻蚀，刻穿所述掺杂阱22，并刻蚀所述外延层21的一部分，使得形成的沟槽22a的底部和侧壁暴露出所述外延层21。本领域技术人员可以根据需制备的UMOS晶体管的参数来确定具体的刻蚀深度。参考图2和图5，执行步骤S23，在所述沟槽底部的外延层的表面部分中形成反型掺杂区，所述反型掺杂区与所述外延层的掺杂类型相反。具体的，在所述沟槽2 底部的外延层21的表面部分中形成反型掺杂区23，所述反型掺杂区23的掺杂类型与所述外延层21 的掺杂类型相反，本实施例中具体为P型掺杂。所述反型掺杂区23的形成过程包括对所述沟槽2 底部的外延层21进行离子注入，注入的离子类型与外延层21的掺杂类型相反，离子注入的能量为20至30KeV，剂量为 1613至^313/(^2。从而在所述沟槽2 底部的外延层21的表面部分中形成反型掺杂区23。 所述反型掺杂区23的深度d占所述沟槽2 下方的外延层21的深度D的10%至20%。作为一个优选的实施例，所述反型掺杂区23的形成过程包括对所述沟槽22a的底部以及与底部相邻的沟槽2 侧壁的外延层21进行离子注入，注入的离子类型与外延层 21的掺杂类型相反，离子注入的能量为20至30KeV，剂量为lel3至kl3/cm2，可以通过调节注入角度来改变注入的范围。从而在所述沟槽2 底部以及与底部相邻的侧壁的外延层 21的表面中形成反型掺杂区23，即所述反型掺杂区23包围所述沟槽22a的底部以及与底部相邻的部分侧壁。所述反型掺杂区23的深度d占所述沟槽2 下方的外延层21的深度 D 的 10%至 20%。参考图2和图6，执行步骤SM，形成栅介质层，覆盖所述沟槽的底部和侧壁。具体的，形成栅介质层M，所述栅介质层M覆盖所述沟槽2 的底部和侧壁。所述栅介质层M 的材料可以为氧化硅，其形成方法为化学气相沉积(CVD)。参考图2和图7，执行步骤S25，在所述栅介质层的表面形成栅电极，填满所述沟槽。具体的，形成栅电极25，所述栅电极25位于栅介质层M的表面上，填满所述沟槽。
结合图6，在一具体实施例中，所述栅介质层M和栅电极25的形成方法可以包括 在所述沟槽22a的底部、侧壁以及掺杂阱22的表面上形成栅介质薄膜；在所述栅介质薄膜上形成栅电极薄膜，所述栅电极薄膜填满所述沟槽22a，之后，对所述栅介质薄膜和栅电极薄膜进行平坦化，至暴露出所述掺杂阱22的表面，从而形成所述栅介质层M和栅电极25。
参考图2和图8，在所述掺杂阱内形成源区，所述源区与所述栅介质层相邻，其掺杂类型与所述掺杂阱相反。具体的，在所述掺杂阱22内形成源区沈和源区四，所述源区 26和源区四与所述栅介质层M相邻，其掺杂类型与所述掺杂阱22相反，本实施例中具体为N+型掺杂。此外，还包括在所述掺杂阱22内形成体区27和体区观，其掺杂类型与所述掺杂阱22相同，本实施例中具体为P+型掺杂。需要说明的是，本实施例中形成的是N型的UMOS晶体管，根据实际需要，上述各步骤中各个膜层还可以采用相反的掺杂类型，从而形成P型的UMOS晶体管，这里不再赘述。至此，形成的UMOS晶体管的结构如图8所示，包括半导体基底20 ；外延层21，形成于所述半导体基底21上；掺杂阱22，形成于所述外延层21的表面，掺杂类型与所述外延层21相反；沟槽，贯穿所述掺杂阱22，底部和侧壁暴露出所述外延层21 ；反型掺杂区23，形成于所述沟槽底部的外延层21的表面部分中，掺杂类型与所述外延层21相反；栅介质层 24，覆盖所述沟槽的底部和侧壁；栅电极25，形成于所述栅介质层M的表面且填满所述沟槽；源区沈和源区四，位于所述掺杂阱22内且与所述栅介质层M相邻。此外，还包括体区27和体区观，形成于所述掺杂阱22内，其掺杂类型与所述掺杂阱相同。上述结构中包括了 2个对称的UMOS晶体管，其中一个UMOS晶体管包括外延层 21 (作为漏极)、掺杂阱22、源区沈(作为源极)、体区27 (作为体电极)、栅介质层M和栅电极25 ；另外一个UMOS晶体管包括外延层21 (作为漏极)、掺杂阱22、源区四(作为源极)、体区观(作为体电极)、栅介质层M和栅电极25。由于在所述沟槽底部的外延层21的表面部分中形成了掺杂类型与外延层21相反的反型掺杂区23，因此减小了栅电极M和外延层21的交叠面积，相当于在栅电极M和外延层21之间串接了一个结(反型掺杂区23和外延层21构成的PN结)电容，从而减小了栅漏电容，利于降低电路功耗。作为一个优选的实施例，所述反型掺杂区23还延伸至与所述沟槽底部相邻的沟槽侧壁的外延层中，从而进一步减小了栅电极M和外延层21的交叠面积，降低了栅漏电容。发明人对本实施例形成的UMOS晶体管进行了软件模拟仿真，并于现有技术的相同尺寸的UMOS晶体管进行了对比，见图9和图10。图9中，曲线31为现有技术的UMOS晶体管的电压-栅漏电容曲线，曲线32为本实施例形成的UMOS晶体管的电压-栅漏电容曲线，由仿真结果可见，本实施例的UMOS晶体管的栅漏电容明显小于现有技术的UMOS晶体管。图10中，曲线41为现有技术的UMOS晶体管的电压-电流曲线，曲线42为本实施例形成的UMOS晶体管的电压-电流曲线，由仿真结果可见，本实施例的UMOS晶体管的击穿电压(Vbd，Voltage Break Down)明显大于现有技术的UMOS晶体管，拥有更好的器件性能。综上，本技术方案在沟槽底部的外延层的表面部分中形成了与外延层掺杂类型相反的反型掺杂区，减小了 UMOS晶体管的栅漏电容，利于降低电路功耗。此外，本技术方案还利于提高UMOS晶体管的击穿电压，改善器件性能。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种UMOS晶体管的形成方法，其特征在于，包括提供半导体基底，所述半导体基底上形成有外延层，所述外延层的表面形成有掺杂阱， 所述掺杂阱和所述外延层的掺杂类型相反；形成沟槽，所述沟槽贯穿所述掺杂阱，底部和侧壁暴露出所述外延层； 在所述沟槽底部的外延层的表面部分中形成反型掺杂区，所述反型掺杂区与所述外延层的掺杂类型相反；形成栅介质层，覆盖所述沟槽的底部和侧壁； 在所述栅介质层的表面形成栅电极，填满所述沟槽；在所述掺杂阱内形成源区，所述源区与所述栅介质层相邻，其掺杂类型与所述掺杂阱相反。
2.根据权利要求1所述的UMOS晶体管的形成方法，其特征在于，所述在所述沟槽底部的外延层的表面部分中形成反型掺杂区包括对所述沟槽底部的外延层进行离子注入，所述离子注入的离子类型与所述外延层的掺杂类型相反。
3.根据权利要求1所述的UMOS晶体管的形成方法，其特征在于，所述在所述沟槽底部的外延层的表面部分中形成反型掺杂区包括对所述沟槽底部以及与底部相邻的沟槽侧壁的外延层进行离子注入，所述离子注入的离子类型与所述外延层的掺杂类型相反。
4.根据权利要求2或3所述的UMOS晶体管的形成方法，其特征在于，所述离子注入的注入能量为20至30KeV，注入剂量为lel3至kl3/cm2。
5.根据权利要求1所述的UMOS晶体管的形成方法，其特征在于，所述反型掺杂区的深度占所述沟槽下方的外延层的深度的10%至20%。
6.根据权利要求1所述的UMOS晶体管的形成方法，其特征在于，所述半导体基底和外延层的掺杂类型为N型，所述掺杂阱的掺杂类型为P型，所述反型掺杂区的掺杂类型为P 型，所述源区的掺杂类型为N型。
7.根据权利要求1所述的UMOS晶体管的形成方法，其特征在于，还包括在所述掺杂阱内形成体区，其掺杂类型与所述掺杂阱相同。
8.—种UMOS晶体管，其特征在于，包括 半导体基底；外延层，形成于所述半导体基底上；掺杂阱，形成于所述外延层的表面，掺杂类型与所述外延层相反； 沟槽，贯穿所述掺杂阱，底部和侧壁暴露出所述外延层；反型掺杂区，形成于所述沟槽底部的外延层的表面部分中，掺杂类型与所述外延层相反；栅介质层，覆盖所述沟槽的底部和侧壁；栅电极，形成于所述栅介质层的表面且填满所述沟槽；源区，位于所述掺杂阱内且与所述栅介质层相邻。
9.根据权利要求8所述的UMOS晶体管，其特征在于，所述反型掺杂区延伸至与所述沟槽底部相邻的沟槽侧壁的外延层。
10.根据权利要求8所述的UMOS晶体管，其特征在于，所述反型掺杂区的深度占所述沟槽下方的外延层的深度的10%至20%。
11.根据权利要求8所述的UMOS晶体管，其特征在于，所述半导体基底和外延层的掺杂类型为N型，所述掺杂阱的掺杂类型为P型，所述反型掺杂区的掺杂类型为P型，所述源区的掺杂类型为N型。
12.根据权利要求8所述的UMOS晶体管，其特征在于，还包括体区，形成于所述掺杂阱内，其掺杂类型与所述掺杂阱相同。
全文摘要
一种UMOS晶体管及其形成方法，所述UMOS晶体管的形成方法包括提供半导体基底，所述半导体基底上形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；形成沟槽，所述沟槽贯穿所述掺杂阱，底部和侧壁暴露出所述外延层；在所述沟槽底部的外延层的表面部分中形成反型掺杂区，所述反型掺杂区与所述外延层的掺杂类型相反；形成栅介质层，覆盖所述沟槽的底部和侧壁；在所述栅介质层的表面形成栅电极，填满所述沟槽；在所述掺杂阱内形成源区，所述源区与所述栅介质层相邻，其掺杂类型与所述掺杂阱相反。本发明减小了栅漏电容，利于降低电路功耗。
文档编号H01L29/78GK102468169SQ201010532620
公开日2012年5月23日 申请日期2010年11月1日 优先权日2010年11月1日
发明者郑大燮, 陈德艳 申请人:中芯国际集成电路制造(上海)有限公司