专利名称：具有三维元件的复合物半导体集成电路的制作方法
技术领域：
本发明是有关一种具有三维元件的复合物半导体集成电路，尤指一种于电子元件上方三维设置焊垫或电感，且于两者之间插入一介电层的复合物半导体集成电路。
背景技术：
随着行动通讯业的发展，对高积集度、高效能、制造程序简单的单晶微波集成电路(monolithic microwave integrated circuits, MMIC)的需求也日益增加。传统上，单晶微波集成电路的组件如晶体管、电容、电阻、电感、讯号输入/输出垫及其之间的连结是以二维的方式设置，然而焊垫通常需占据很大的平面面积，使得芯片的积集度无法提升并且增加芯片的尺寸。为节省焊垫所占的平面面积，故而发展了一种三维的单晶微波集成电路，在此种电路中通常是将焊垫移至电子元件的上方，并于焊垫与电子元件之间插入一介电层做为电性隔离，在该介电层上可制造导孔(via hole)作为焊垫与电子元件的电极连结的管道。如此一来，单晶微波集成电路中的元件转为以利用垂直空间取代平面空间的三维方式设置，因此能有助于芯片尺寸的缩减。然而，如此以三维方式设置的单晶微波集成电路元件可能会使金属焊垫与电子元件中的金属层感应产生电容，在单晶微波集成电路中，此感应电容可能会与射频讯号耦合，并因此降低电子元件的效能以及集成电路的可靠性。除了焊垫之外，电感亦为单晶微波集成电路中极占面积的元件。为节省电感所占的平面面积，亦可将电感三维方式设置于电子元件上方，并于其中插入一介电层。然而，将电感置于电子元件上方所导致的感应电容与射频讯号耦合也会大幅降低电子元件的效能，特别是会导致Q值的降低，因此在一以三维方式设置以元件的集成电路中，降低感应电容及其他射频讯号耦合对电子元件效能的影响是一重要课题。传统上，在砷化镓系列的单晶微波集成电路中，金是用于焊垫及元件间连结最为普遍的材料。近来，因为其较低电阻及较低成本，铜成为更优选的材料。然而使用铜作为焊垫的金属材料的缺点是铜原子容易扩散至介电层中，甚至扩散至电子元件的主动区域导致元件损坏。尤其在某些复合物半导体中，如砷化镓系列，铜系以载子杀手为名；一旦铜原子进入电子元件的复合物半导体区域时，即会扩散至半导体的中并大幅改变其电子特性。因此，为利用铜焊垫的优点，必须于此三维元件中设计一可靠的保护层，以避免因铜原子扩散所造成的元件效能降低或甚至元件损坏的问题。
发明内容
本发明的主要目的在于提供一种具有三维元件的复合物半导体集成电路，其中是将一焊垫置于电子元件上方，并于两者之间插入一介电层以提供电子元件与其上方焊垫之间足够的隔离，如此一来，在缩小芯片尺寸的同时，亦可降低耦合电容对电子元件效能造成的影响。为达上述目的，本发明提供一种复合物半导体集成电路，其依序包含至少一电子元件、一第一介电层以及一焊垫，其中该第一介电层是位于该焊垫及该电子元件之间，且其厚度为介于10到30微米之间。本发明的另一目的在于提供一种具有三维元件的复合物半导体集成电路，其中是将一电感置于电子兀件上方，并于两者之间插入一第一介电层以提供电子兀件与其上方焊垫之间足够的隔离，以降低Q值的衰减程度。为达上述目的，本发明是提供一种复合物半导体集成电路，依序包含至少一电子元件、一第一介电层以及一电感，其中该第一介电层是位于该电感及电子元件之间。本发明的又一目的在于提供一种具有三维元件的复合物半导体集成电路，其中是将焊垫或电感置于电子元件上方，且焊垫及电感是由铜所构成，于焊垫或电感与电子元件之间插入一介电层，并进一步包含一保护层覆盖于电子元件的上，以避免来自上方元件中的铜的扩散污染。于实施时，该第一介电层是可由介电材料聚苯恶唑(Polybenzoxazole, ΡΒ0)构成。于实施时，该电子元件可为一高电子迁移率晶体管、一异质接面双极性晶体管、一薄膜电阻、一二极管、一金属-绝缘层-金属电容或一金属-绝缘层-金属电容的堆叠。于实施时，构成该焊垫的材料可为铜。于实施时，构成该保护层的材料可为氮化硅(SiN)。于实施时，可于该焊垫上进一步形成一金属柱，以用于凸块接合技术中，且构成该金属柱的材料可为铜。于实施时，构成该电感的材料是可为铜。为对于本发明的特点与作用能有更深入的了解，现由实施例配合图式详述于后。
图1为本发明的具有三维焊垫的复合物半导体集成电路的剖面结构示意图。图2为本发明的具有三维焊垫及金属柱的复合式半导体集成电路的另一结构的剖面结构示意图。图3A、3B及3C为本发明的具有三维电感的复合式半导体集成电路的俯视结构及剖面结构示意图。图4为将一焊垫置于高电子迁移率晶体管上方时的隔离度对输入功率的模拟结果图。图5为将一焊垫置于高电子迁移率晶体管上方时的隔离性衰减度对插入介电层厚度的模拟结果图。图6为将一电感置于一金属-绝缘层-金属电容(MIM)、一金属-绝缘层-金属电容的堆叠、一异质接面双极性晶体管功率放大器(HBT power cell)或一薄膜电阻(TFR)上方对不同插入介电层厚度的模拟Q值与电感下方无任何元件的情况下的模拟结果比较图。图7A及7B为将一 SPDT开关的三个射频垫置于高电子迁移率晶体管上方的前与的后的俯视布线不意图。附图标记说明:11_电子元件；12_焊垫；13_第一介电层；14_金属层；15_保护层；16_晶种金属层；21_金属柱；22_第二介电层；31_电感；312-电感接触区域一 ；313_电感接触区域二 ；32-金属-绝缘层-金属电容；321_金属-绝缘层-金属电容第一金属层；322-金属-绝缘层-金属电容第二金属层；33_第一介电层；30_基板；351-连结金属层；352-连结金属层；361_第一氮化娃层；362_第二氮化娃层；363_氮化娃层。
具体实施例方式图1为本发明的复合式半导体集成电路的剖面结构示意图，其包含至少一电子元件11、一焊垫12位于电子元件11上方、以及于两者之间插入的一第一介电层13作为电性隔离。该电子元件11是形成于一复合物半导体基板上，其中以半绝缘性砷化镓基板为较佳。该电子元件11可为一高电子迁移率晶体管(HEMT)、一异质接面双极性晶体管(HBT)、一薄膜电阻(TFR)、一二极管、一金属-绝缘层-金属电容(MIM)或一金属-绝缘层-金属电容的堆叠。介于该电子元件11与该焊垫12之间的第一介电层13的厚度是介于10到30微米之间。在此范围的厚度足以有效降低该电子元件11与该焊垫12间的耦合电容，因此能降低耦合电容对电子元件效能造成的影响。为进行定性估计，试将焊垫12、第一介电层13及其下方电子元件11的导电层视为一平行板电容，其电容值Cpad是由下列方程式决定:Cpad = ε S/d,方程式(I)其中S为平行板电容的面积(或极端情况下焊垫的面积)，d为第一介电层13的厚度，而ε为介电质的介电常数。假设焊垫面积为常见的焊垫面积，大小约为80X80平方微米，介电常数为常见的介电质( 如苯并环丁烯(Benzocyclobutene, BCB)及聚苯恶唑(Polybenzoxazole, PBO))介电常数ε = 3.0,所计算出的电容值Cpad对不同介电层厚度d如表一所列
权利要求
1.一种具有三维元件的复合物半导体集成电路，其特征在于，包括: 一电子元件； 一焊垫，是位于该电子元件上方； 一第一介电层，是介于该焊垫与该电子元件之间，其厚度是介于10到30微米之间； 一导孔，是形成于该第一介电层以作为电性连接之用；以及 一金属层，是形成于该导孔的底部。
2.根据权利要求1所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该第一介电层的介电物质为聚苯恶唑。
3.根据权利要求1所述的具有三维元件的复合物半导体集成电路，其特征在于，该电子元件进一步包含至少一电极。
4.根据权利要求3所述的具有三维元件的复合物半导体集成电路，其特征在于，该电子元件的电极进一步包含一与其他元件连接的接触区域。
5.根据权利要求3所述的具有三维元件的复合物半导体集成电路，其特征在于，该具有至少一电极的电子元件为一高电子迁移率晶体管、一异质接面双极性晶体管、一薄膜电阻、一二极管、一金属-绝缘层-金属电容或一金属-绝缘层-金属电容的堆叠。
6.根据权利要求1所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该焊垫的材料为铜。
7.根据权利要求6所述的具有三维元件的复合物半导体集成电路，其特征在于，于该第一介电层与该电子元件之间进一步包含一保护层。
8.根据权利要求7所述的具有三维元件的复合物半导体集成电路，其特征在于，该保护层至少部分覆盖于该金属层。
9.根据权利要求7或8所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该保护层的材料为氮化硅。
10.根据权利要求6所述的具有三维元件的复合物半导体集成电路，其特征在于，于该第一介电层与该焊垫之间进一步包含一金属晶种层。
11.根据权利要求10所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该金属晶种层的材料为钯、铜/钛、或铜/钛钨。
12.根据权利要求1所述的具有三维元件的复合物半导体集成电路，其特征在于，于该焊垫上进一步包含一金属柱，用于凸块接合技术中。
13.根据权利要求12所述的具有三维元件的复合物半导体集成电路，其特征在于，于该焊垫上进一步覆盖一第二介电层，用于保护其下层结构。
14.根据权利要求13所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该第二介电层的介电物质为聚苯恶唑。
15.根据权利要求12所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该金属柱的材料为铜。
16.一种具有三维元件的复合物半导体集成电路，其特征在于，包括: 一电子元件； 一电感，是位于该电子元件上方； 一第一介电层，是介于该电感与该电子元件之间；一导孔，是形成于该第一介电层以作为电性连接之用；以及 一金属层，是形成于该导孔的底部。
17.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，该第一介电层的厚度是介于10到30微米之间。
18.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该第一介电层的介电物质为聚苯恶唑。
19.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，该电子元件进一步包含至少一电极。
20.根据权利要求19所述的具有三维元件的复合物半导体集成电路，其特征在于，该电子元件的电极进一步包含一与其他元件连接的接触区域。
21.根据权利要求19所述的具有三维元件的复合物半导体集成电路，其特征在于，具有至少一电极的该电子元件为一高电子迁移率晶体管、一异质接面双极性晶体管、一薄膜电阻、一二极管、一金属-绝缘层-金属电容或一金属-绝缘层-金属电容的堆叠。
22.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该电感的材料为铜。
23.根据权利要求22所述的具有三维元件 的复合物半导体集成电路，其特征在于，于该第一介电层与该电子元件之间进一步包含一保护层。
24.根据权利要求23所述的具有三维元件的复合物半导体集成电路，其特征在于，该保护层至少部分覆盖于该金属层。
25.根据权利要求23或24所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该保护层的材料为氮化硅。
26.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，于该第一介电层与该电感之间进一步包含一金属晶种层。
27.根据权利要求26所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该金属晶种层的材料为钯、铜/钛、或铜/钛钨。
28.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，该电感的形状为螺旋形。
29.根据权利要求16所述的具有三维元件的复合物半导体集成电路，其特征在于，于该电感上进一步覆盖一第二介电层，用于保护其下层结构。
30.根据权利要求29所述的具有三维元件的复合物半导体集成电路，其特征在于，构成该第二介电层的介电物质为聚苯恶唑。
全文摘要
本发明是有关一种具有三维元件的复合物半导体集成电路，如一种将焊垫或电感以三维方式设置于电子元件上方的复合物半导体集成电路。在焊垫或电感与电子元件间插入的介电层其厚度为介于10到30微米之间，因此能有效降低此结构对元件性能造成的影响。可设置一保护层覆盖于电子元件上方以避免受到构成焊垫或电感的金属材料的污染，如此一来便可使用较便宜的铜作为焊垫及电感的材料。此三维焊垫可应用于打线接合技术或凸块接合技术中。
文档编号H01L23/488GK103208472SQ20121000872
公开日2013年7月17日 申请日期2012年1月12日 优先权日2012年1月12日
发明者高谷信一郎, 萧献赋 申请人:稳懋半导体股份有限公司