专利名称：具有异质栅介质的隧穿晶体管及其形成方法
技术领域：
本发明涉及半导体设计及制造技术领域，特别涉及一种具有异质栅介质的隧穿晶体管及其形成方法。
背景技术：
对于MOSFET (金属氧化物半导体场效应晶体管)集成电路，关态泄露电流随着集成电路尺寸的缩小而迅速上升，为降低泄露电流，从而进一步降低器件的功耗与MOSFET具有不同工作原理的隧穿场效应晶体管(TFET)得到了广泛的应用。隧穿晶体管的沟道区电流由两部分组成，在靠近源区的一端通过带带隧穿产生电流，随后在栅控的反型沟道中通过漂移扩散机制到达漏区，所以隧穿晶体管的沟道电阻实际上是由沟道区靠近源区的和靠近漏区的两部分电阻串联而成的。现有的隧穿晶体管器件中的栅对沟道区的控制，很难实现既可以增大隧穿电流，又可以提高沟道区电子迁移率。另外，TFET器件具有双极导电特性这种特有现象，即当栅电压为正电压和负电压时器件均能开启。当栅电压为正时，沟道中载流子为电子，当栅电压为负时，沟道中载流子为空穴。双极导电性会引起TFET器件的关态电流上升，削弱了 TFET器件低功耗的优势。通常抑制双极导电性的方法是降低漏区的掺杂浓度，但这样会增大导通电阻，减小驱动电流。因此，需要一种隧穿晶体管，能够针对沟道区两部分电阻的特点进行优化控制，以增强栅对沟道区的控制能力，提高隧穿晶体管器件的驱动性能，并抑制双极导电性，减小关态电流。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决现有的隧穿晶体管器件的栅不能针对沟道区两部分电阻的特点进行优化控制，以及隧穿晶体管器件的双极导电性问题。为达到上述目的，本发明一方面提供一种具有异质栅介质的隧穿晶体管，包括衬底；形成在所述衬底中的沟道区；形成在所述衬底中、所述沟道区两侧的源区和漏区，所述源区为第一类型重掺杂，所述漏区为第二类型重掺杂；和形成在所述衬底上的栅堆叠，所述栅堆叠包括位于所述沟道区上的栅介质层和位于所述栅介质层上的栅极，所述栅介质层包括靠近所述源区的第一段栅介质、靠近所述漏区的第三段栅介质以及位于所述第一段栅介质和第三段栅介质之间的第二段栅介质，所述第二段栅介质的材料为不同于所述第一段栅介质和第三段栅介质的材料。其中，靠近源区的第一段栅介质通过对沟道区引入局部应力，改变隧穿有效质量， 增大隧穿概率，提高隧穿电流；位于中间的第二段栅介质通过选择与沟道区材料结合性好的材料，优选的，还包括可以对沟道区引入局部应力的材料，减少界面态带来的散射，提高电子迁移率；第三段栅介质通过改变栅对漏端沟道的控制能力，改变该区域的能带形状，抑制短沟道效应，即通过改变隧穿态密度以减小漏端产生的双极电流。
在本发明的一个实施例中，所述衬底为Si衬底，所述第一段栅介质和第三段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为SiO2或Si3N4。第二段栅介质材料如果是Si02，通过减少界面态以提高电子迁移率；第二段栅介质材料如果是Si3N4，通过对沟道区引入局部应力以改善电子迁移率。在本发明的一个实施例中，所述衬底为Ge衬底，所述第一段栅介质和第三段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为Al2O3或Si02。在本发明的一个实施例中，所述第一段栅介质和第三段栅介质的材料相同，且所述第一段栅介质或第三段栅介质可以延伸至所述第二段栅介质的顶部。即从简化工艺，降低成本的角度考虑，第一段栅介质和第三段栅介质可以同时形成，且形成在第二段栅介质的顶部的第一段或第三段栅介质可以不必去除。在本发明的一个实施例中，所述栅堆叠两侧形成有侧墙。本发明另一方面还提供一种具有异质栅介质的隧穿晶体管的形成方法，包括以下步骤提供衬底；在所述衬底上形成牺牲栅介质层，在所述牺牲栅介质层上形成牺牲栅，所述牺牲栅覆盖的衬底区域为沟道区；在所述牺牲栅的侧壁形成侧墙；在所述沟道区两侧分别形成具有第一类型重掺杂的源区和具有第二类型重掺杂的漏区；去除所述牺牲栅；去除位于所述沟道区上的所述牺牲栅介质层；在所述沟道区上的中间部分形成第二段栅介质； 在所述沟道区上靠近所述源区的部分以及靠近所述漏区的部分分别形成第一段栅介质和第三段栅介质，所述第二段栅介质的材料为不同于所述第一段栅介质和第三段栅介质的材料；在所述第一段、第二段、第三段栅介质上形成栅极。在本发明的一个实施例中，所述衬底为Si衬底，所述第一段栅介质和第三段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为SiO2或Si3N4。第二段栅介质材料如果是Si02，通过减少界面态以提高电子迁移率；第二段栅介质材料如果是Si3N4，通过对沟道区引入局部应力以改善电子迁移率。在本发明的一个实施例中，所述衬底为Ge衬底，所述第一段栅介质和第三段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为Al2O3或Si02。在本发明的一个实施例中，形成所述第一段栅介质和第三段栅介质包括在所述沟道区和所述第二段栅介质上形成介质材料，以同时形成材料相同的第一段栅介质和第三段栅介质，且所述第一段栅介质或第三段栅介质延伸至所述第二段栅介质的顶部。从而可以简化工艺，降低成本。在本发明的一个实施例中，去除所述牺牲栅的步骤包括在所述牺牲栅介质层上形成层间介质层；选择性刻蚀所述牺牲栅。本发明提供一种具有异质栅介质的隧穿晶体管及其形成方法，针对隧穿晶体管的沟道区电阻特点，在沟道区顶部形成多段异质栅介质，以分别调节栅对位于其下的沟道区的控制，增强栅控能力，抑制隧穿晶体管器件的双极导电性缺陷，提高隧穿晶体管器件的驱动性能。此外，根据本发明实施例的具有异质栅介质的隧穿晶体管可以应用于普通p-i-n 型、pnpn型或者环栅型等多种结构的隧穿晶体管。本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中图I为本发明实施例的具有异质栅介质的隧穿晶体管结构剖面图；图2-10所示为本发明实施例的具有异质栅介质的隧穿晶体管的形成方法各步骤的结构剖面图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、 “后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。需要说明的是，本发明以下各实施例中，均以η型隧穿晶体管为例进行描述，对于 P型隧穿晶体管可以参照本发明实施例，对应改变其掺杂类型即可，在此不再赘述。图I所示为本发明实施例的具有异质栅介质的隧穿晶体管的结构剖面图，如图I 所示，该隧穿晶体管包括衬底100、沟道区200、源区300和漏区400、栅堆叠500。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底100可以包括各种半导体衬底材料，例如硅、锗、金刚石、碳化硅、砷化镓、砷化铟或者磷化铟等等。衬底 100可以包括各种掺杂配置。此外，衬底100可以可选地包括外延层，可以被应力改变以增强其性能，以及也可以包括绝缘体上硅(SOI)结构。在本实施例中，衬底100为SOI结构， 例如，从下至上依次包括Si层102、埋氧层104、表层Si层106。其中，表层Si层106中形成有沟道区200，沟道区200两侧形成有源区300和漏区400。源区300为ρ型重掺杂，漏区400为η型重掺杂，沟道区200可以为ρ型弱掺杂、η型弱掺杂或者本征。栅堆叠500位于沟道区200之上，包括栅介质层和位于栅介质层上的栅极506。栅堆叠500两侧形成有侧墙508，栅极506可以是多晶硅栅或金属栅。其中，栅介质层包括靠近源区300的第一段栅介质502、靠近漏区400的第三段栅介质504以及位于第一段栅介质502和第三段栅介质504之间的第二段栅介质503。第二段栅介质503的材料为不同于第一段栅介质502和第三段栅介质504的材料。在本发明实施例中，栅堆叠500形成在Si 表面，优选地，第一段栅介质502和第三段栅介质504的材料可以为高k介质材料。高k介质材料包括例如铪基材料，如氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，其组合和/或者其它适当的材料。其中，第一段栅介质502通过对靠近源区的沟道区引入局部应力，改变隧穿有效质量，增大隧穿电流；第三段栅介质504通过改变栅对漏端沟道的控制能力，改变该区域的能带形状，抑制短沟道效应，即通过改变隧穿态密度以减小漏端产生的双极电流。第二段栅介质503的材料可以选择与沟道区材料结合性好的材料，如SiO2或Si3N4。其中，第二段栅介质503的材料如果是SiO2，通过改善由于高k介质材料和Si的界面态高而导致的电子迁移率降低的缺陷，提高电子迁移率；第二段栅介质503的材料如果是Si3N4，通过对沟道区引入局部应力以改善电子迁移率。三段栅介质的材料的选择基于不同的衬底材料以及隧穿晶体管的类型是不同的。 在本发明其它的实施例中，衬底100为Si衬底时，第一段栅介质502和第三段栅介质504 的材料可以为高k介质材料(例如Al2O3)，第二段栅介质503的材料可以为SiO2或Si3N4 ； 衬底100为Ge衬底时,第一段栅介质502和第三段栅介质504的材料可以为高介电常数材料(例如HfO2)，第二段栅介质503的材料可以为Al2O3或Si02。在本发明实施例中，第一段栅介质502或第三段栅介质504的材料相同，第一段栅介质502或第三段栅介质504可以延伸至第二段栅介质503的顶部。也就是说，从简化工艺，降低成本的角度考虑，第一段栅介质502或第三段栅介质504可以同时形成，并且形成在第二段栅介质503的顶部的第一段栅介质502或第三段栅介质504可以不必去除。在本发明实施例中，优选地，第三段栅介质504的长度越长，其抑制双极导线性的效果越好。故在实际运用中，可以设计第三段栅介质的长度比例的大于前两段。另外，需说明的是，本发明实施例仅以普通p-i-n型掺杂的隧穿晶体管为例进行描述，并不用于局限本发明，对于现有的或将来可能出现的隧穿晶体管结构，例如，pnpn型掺杂或者环栅结构的隧穿晶体管，只要其不脱离本发明的原理和精神，均包含在本发明的保护范围之内。图2-10所示为本发明实施例的具有异质栅介质的隧穿晶体管的形成方法各步骤的结构剖面图，如图2-10所示，该方法包括以下步骤步骤SOl :提供衬底100。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底100可以包括各种半导体衬底材料，例如硅、锗、金刚石、碳化硅、砷化镓、砷化铟或者磷化铟等等。衬底100可以包括各种掺杂配置。此外，衬底100可以可选地包括外延层，可以被应力改变以增强其性能，以及也可以包括绝缘体上硅(SOI)结构。在本实施例中，衬底100为SOI结构，例如，从下至上依次包括Si层102、埋氧层104、表层Si层106，如图2所示。可选地，可以对表层Si层106进行ρ型或η型弱掺杂以形成弱掺杂的沟道区。步骤S02 :在衬底100上形成牺牲栅介质层108，在牺牲栅介质层108上形成牺牲栅110，牺牲栅110覆盖的衬底区域为沟道区200，如图2所示。牺牲栅介质层108可以采用常规淀积工艺形成，例如化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光淀积(PLD)、 原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他方法。需指出的是，本实施例中其它介质层(例如侧墙、栅介质层等)均可以采用上述常规淀积工艺形成，下文不再赘述。步骤S03 :在牺牲栅110的侧壁形成侧墙112，如图3所示。侧墙112可以包括氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k介质材料(例如碳氮化硅、碳氮氧化硅等)或其组合。步骤S04 :在沟道区200两侧分别形成具有第一类型重掺杂的源区300和具有第二类型重掺杂的漏区400。具体地，在本实施例中，通过涂布光刻胶保护漏区400，对源区 300区域采用ρ型掺杂剂例如B、BF2或其组合进行离子注入，然后退火以形成ρ型重掺杂的源区300，如图4所示。同理，通过涂布光刻胶保护源区300，对漏区400区域采用η型掺杂剂例如As、P或其组合进行离子注入，然后退火以形成η型重掺杂的漏区400，如图5所示。步骤S05 :去除牺牲栅110。具体地，可以包括以下步骤在牺牲栅介质层108上形成层间介质层114，如图6所示；选择性刻蚀牺牲栅110，如图7所示。步骤S06 :去除位于沟道区200上的牺牲栅介质层108，如图7所示。具体地，可以通过选择性刻蚀去除牺牲栅介质层108，故在本实施例中，层间介质层114与牺牲栅介质层108的材料可以选择有利于选择性刻蚀的材料。为简明起见，图6-10中未示出位于源区 300和漏区400上的被层间介质层114所覆盖的牺牲栅介质层108。步骤S07 :在沟道区200上靠近漏区400的部分形成第二段栅介质503。具体地， 可以先在沟道区200上淀积第二段栅介质材料层505，如图8所示，然后通过光刻刻蚀掉靠近源区300的部分以及靠近漏区400的部分，仅留下中间部分，以形成第二段栅介质503，如图9所示。在本实施例中，衬底表层材料为Si，第二段栅介质503的材料可以与沟道区材料结合性好的材料如SiO2或Si3N4。其中，第二段栅介质503的材料如果是SiO2，通过改善由于高k介质材料和Si的界面态高而导致的电子迁移率降低的缺陷，提高电子迁移率；第二段栅介质503的材料如果是Si3N4，通过对沟道区中部引入局部应力以改善电子迁移率。步骤S08 :在沟道区200上靠近源区300的部分和靠近漏区400的部分分别形成第一段栅介质502、第三段栅介质504，第二段栅介质503的材料为不同于第一段栅介质502 和第三段栅介质504的材料。在本实施例中，为简化工艺、降低成本，可以直接在暴露的沟道区200和已经形成的第二段栅介质503上淀积第一段栅介质502的材料，以同时形成材料相同的第一段栅介质502和第三段栅介质504，且不需要去除形成在第二段栅介质503顶部的第一段栅介质材料，从而使后形成的第一段栅介质502或第三段栅介质504延伸至先形成的第二段栅介质503的顶部，如图10所示。在本实施例中，第一段栅介质502的材料可以为高k介质材料，通过对靠近源区的沟道区引入局部应力，改变隧穿有效质量，增大隧穿电流。三段栅介质的材料的选择基于不同的衬底材料以及隧穿晶体管的类型是不同的。 在本发明其它的实施例中，衬底100为Si衬底时，第一段栅介质502和第三段栅介质504 的材料可以为高k介质材料(例如Al2O3)，第二段栅介质503的材料可以为SiO2或Si3N4 ； 衬底100为Ge衬底时,第一段栅介质502和第三段栅介质504的材料可以为高介电常数材料(例如Hf2O3)，第二段栅介质503的材料可以为Al2O3或Si02。步骤S09 :在第一段栅介质502、第二段栅介质503、第三段栅介质504上形成栅极506。具体地，可以在芯片表面淀积栅极材料，例如多晶硅或金属，然后对芯片表面进行 CMP (化学机械抛光)，以层间介质层114为停止层，以去除形成在栅堆叠之外部分的栅极材料及栅介质材料，至此，即得到如图I所示的具有异质栅介质的隧穿晶体管。需说明的是， 为简明起见，形成在侧墙112底部的层间介质层108未在图I中示出。本发明提供一种具有异质栅介质的隧穿晶体管及其形成方法，针对隧穿晶体管的沟道区电阻特点，在沟道区顶部形成多段异质栅介质，以分别调节栅对位于其下的沟道区的控制，增强栅控能力，抑制隧穿晶体管器件的双极导电性缺陷，提高隧穿晶体管器件的驱动性能。此外，根据本发明实施例的具有异质栅介质的隧穿晶体管可以应用于普通P-i-n 型、pnpn型或者环栅型等多种结构的隧穿晶体管。尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，应该知道本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
权利要求
1.一种具有异质栅介质的隧穿晶体管，其特征在于，包括衬底；形成在所述衬底中的沟道区；形成在所述衬底中、所述沟道区两侧的源区和漏区，所述源区为第一类型重掺杂，所述漏区为第二类型重掺杂；和形成在所述衬底上的栅堆叠，所述栅堆叠包括位于所述沟道区上的栅介质层和位于所述栅介质层上的栅极，所述栅介质层包括靠近所述源区的第一段栅介质、靠近所述漏区的第三段栅介质以及位于所述第一段栅介质和第三段栅介质之间的第二段栅介质，所述第二段栅介质的材料为不同于所述第一段栅介质和第三段栅介质的材料。
2.如权利要求I所述的具有异质栅介质的隧穿晶体管，其特征在于，所述衬底为Si衬底，所述第一段栅介质和第三段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为 SiO2 或 Si3N4。
3.如权利要求I所述的具有异质栅介质的隧穿晶体管，其特征在于，所述衬底为Ge衬底，所述第一段栅介质和第三段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为 Al2O3 或 SiO2。
4.如权利要求I所述的具有异质栅介质的隧穿晶体管，其特征在于，所述第一段栅介质和第三段栅介质的材料相同，且所述第一段栅介质或第三段栅介质延伸至所述第二段栅介质的顶部。
5.如权利要求I所述的具有异质栅介质的隧穿晶体管，其特征在于，所述栅堆叠两侧形成有侧墙。
6.一种具有异质栅介质的隧穿晶体管的形成方法，其特征在于，包括以下步骤提供衬底；在所述衬底上形成牺牲栅介质层，在所述牺牲栅介质层上形成牺牲栅，所述牺牲栅覆盖的衬底区域为沟道区；在所述牺牲栅的侧壁形成侧墙；在所述沟道区两侧分别形成具有第一类型重掺杂的源区和具有第二类型重掺杂的漏区；去除所述牺牲栅；去除位于所述沟道区上的所述牺牲栅介质层；在所述沟道区上的中间部分形成第二段栅介质；在所述沟道区上靠近所述源区的部分以及靠近所述漏区的部分分别形成第一段栅介质和第三段栅介质，所述第二段栅介质的材料为不同于所述第一段栅介质和第三段栅介质的材料；在所述第一段、第二段、第三段栅介质上形成栅极。
7.如权利要求6所述的具有异质栅介质的隧穿晶体管的形成方法，其特征在于，所述衬底为Si衬底，所述第一段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为 SiO2 或 Si3N4。
8.如权利要求6所述的具有异质栅介质的隧穿晶体管的形成方法，其特征在于，所述衬底为Ge衬底，所述第一段栅介质的材料为高介电常数材料，所述第二段栅介质的材料为Al2O3 或 SiO2。
9.如权利要求6所述的具有异质栅介质的隧穿晶体管的形成方法，其特征在于，形成所述第一段栅介质和第三段栅介质包括在所述沟道区和所述第二段栅介质上形成介质材料，以同时形成材料相同的第一段栅介质和第三段栅介质，且所述第一段栅介质或第三段栅介质延伸至所述第二段栅介质的顶部。
10.如权利要求6所述的具有异质栅介质的隧穿晶体管的形成方法，其特征在于，去除所述牺牲栅的步骤包括在所述牺牲栅介质层上形成层间介质层；选择性刻蚀所述牺牲栅。
全文摘要
本发明提供一种具有异质栅介质的隧穿晶体管及其形成方法，该隧穿晶体管包括衬底；形成在衬底中的沟道区以及沟道区两侧的掺杂类型相反的源区和漏区；形成在沟道区上的栅介质层和位于栅介质层上的栅极，栅介质层包括靠近源区的第一段栅介质、靠近漏区的第三段栅介质以及位于第一段栅介质和第三段栅介质之间的第二段栅介质，第二段栅介质的材料为不同于第一段栅介质和第三段栅介质的材料。其中，第一段栅介质通过对沟道区引入局部应力，改变隧穿有效质量，增大隧穿电流；第二段栅介质通过减少界面态或对沟道区引入局部应力，提高电子迁移率；第三段栅介质通过改善栅对沟道的控制力，抑制短沟道效应，减小隧穿晶体管中特有的双极导电效应。
文档编号H01L21/336GK102593180SQ20121006745
公开日2012年7月18日 申请日期2012年3月14日 优先权日2012年3月14日
发明者崔宁, 梁仁荣, 王敬, 许军 申请人:清华大学