半导体器件的制作方法

本实用新型涉及半导体技术领域，尤其涉及一种半导体器件结构。

背景技术：

肖特基势垒二极管是利用金属接触半导体层制成的一种半导体器件。其和传统意义上的半导体二极管相比，具有反向恢复时间极短的特点，因此，肖特基势垒二极管广泛应用于开关电源、变频器、驱动器等电路。氮化镓材料是第三代宽禁带半导体材料，由于其具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀和抗辐射等特点，其成为制作短波光电子器件和高压高频率大功率器件的最佳材料。综上，使用氮化镓材料制备的肖特基势垒二极管结合了上述肖特基势垒二极管和氮化镓材料的优势，具有开关速度快、场强高和热学性能好等优点，在功率整流器市场有很好的发展前景。

然而传统的肖特基势垒二极管结构反向漏电很大，电场最强的地方集中在阳极边缘，导致电场强度分布不均匀，减小了主肖特基结的电场强度，降低了氮化镓基(GaN-based)肖特基势垒二极管的耐压，影响了氮化镓基肖特基势垒二极管的性能。针对肖特基结构反向漏电很大这一问题，虽然目前已经有很多研究提出解决方案，例如采用肖特基结终端等，可以减小反向电流。但是，采用COMS兼容工艺很难制作出低漏电的肖特基势垒二极管。

技术实现要素：

本实用新型针对现有技术中肖特基势垒二极管反向漏电大，采用COMS兼容工艺很难制作出低漏电的肖特基势垒二极管等技术问题，提出了一种半导体器件结构。

具体地，本实用新型实施例提出的一种半导体器件包括：衬底；缓冲层，设置在所述衬底上；势垒层，设置在所述缓冲层远离所述衬底的一侧；钝化层，设置在所述势垒层远离所述缓冲层的一侧；第一阳极接触孔，贯穿所述钝化层且伸入所述势垒层；介质层，设置在所述钝化层远离所述势垒层的一侧以及所述第一阳极接触孔内；第二阳极接触孔，贯穿所述介质层、所述钝化层且伸入所述势垒层；阳极，包括第一金属层和第二金属层，其中所述第一金属层设置在所述介质层远离钝化层的一侧、以及延伸至所述第一阳极接触孔和所述第二阳极接触孔内以覆盖位于所述第一阳极接触孔底部的所述介质层和所述第二阳极接触孔底部，所述第二金属层设置在所述第一金属层上且填充所述第一阳极接触孔和所述第二阳极接触孔；阴极接触孔，贯穿所述介质层和所述钝化层；阴极，设置在所述介质层上以及填充所述阴极接触孔；场板，设置在所述介质层上、且位于所述阳极和所述阴极之间的区域内。

另一方面，本实用新型的一个实施例提出一种半导体器件，包括：半导体基板；钝化层，设置在所述半导体基板上；第一阳极接触孔，贯穿所述钝化层且伸入所述半导体基板；介质层，设置在所述钝化层远离所述半导体基板的一侧以及所述第一阳极接触孔内；第二阳极接触孔，贯穿所述介质层、所述钝化层且伸入所述半导体基板；阳极，包括第一金属层和第二金属层，其中所述第一金属层设置在所述介质层远离钝化层的一侧、以及延伸至所述第一阳极接触孔和所述第二阳极接触孔内以覆盖位于所述第一阳极接触孔底部的所述介质层和所述第二阳极接触孔底部，所述第二金属层设置在所述第一金属层上且填充所述第一阳极接触孔和所述第二阳极接触孔；阴极接触孔，贯穿所述介质层和所述钝化层；阴极，设置在所述介质层上以及填充所述阴极接触孔。

在本实用新型的一个实施例中，上述半导体基板包括：衬底；氮化镓缓冲层，设置在所述衬底上；以及氮化铝镓势垒层，设置在所述氮化镓缓冲层远离所述衬底的一侧。

在本实用新型的一个实施例中，上述半导体器件还包括场板，所述场板设置在所述介质层上、且位于所述阳极和所述阴极之间的区域。

在本实用新型的一个实施例中，上述第二金属层、所述阴极和所述场板分别为多层金属结构。

在本实用新型的一个实施例中，上述半导体器件包括肖特基势垒二极管，且所述肖特基势垒二极管具有所述阳极、所述场板和所述阴极。

又一方面，本实用新型的一个实施例提出一种半导体器件，包括：半导体基板；钝化层，设置在半导体基板上；阳极，包括主体部和连接所述主体部的第一延伸部及第二延伸部，其中所述主体部设置在所述钝化层远离所述半导体基板的一侧，所述第一延伸部贯穿所述钝化层且部分伸入所述半导体基板、以及所述第一延伸部远离所述主体部的端部和所述半导体基板之间设置有介质层，所述第二延伸部贯穿所述钝化层且部分伸入所述半导体基板、以及所述第二延伸部远离所述主体部的端部与所述半导体基板形成肖特基接触；阴极，贯穿所述钝化层、且所述阴极的端面与所述半导体基板形成肖特基接触。

在本实用新型的一个实施例中，前述半导体基板包括：衬底；氮化镓缓冲层，设置在所述衬底上；以及氮化铝镓势垒层，设置在所述氮化镓缓冲层远离所述衬底的一侧。

在本实用新型的一个实施例中，前述半导体器件还包括场板，所述场板设置在所述钝化层远离所述半导体基板的一侧且位于所述阳极和所述阴极之间的区域。

在本实用新型的一个实施例中，前述阳极由层叠的第一数量金属层构成，所述阴极和所述场板由层叠的第二数量金属层构成，且所述第一数量大于所述第二数量。

本实用新型的上述技术方案可以有如下的一个或者多个有益效果：在第一金属层下方形成一层介质层，这层介质层可以增大阳极面积，极大地减小了反向漏电，而且这层介质层可以与GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)的栅介质层同时形成，与CMOS工艺线兼容；此外，通过设置场板结构，从而扩展了氮化镓基肖特基势垒二极管的耗尽区，均衡了氮化镓基肖特基势垒二极管的电场分布，从而提高了氮化镓基肖特基势垒二极管的耐压性能。

附图说明

为了更清楚地说明本实用新型的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提供的一种半导体器件结构示意图；

图2为本实用新型实施例提供的另一种半导体器件结构示意图；

图3为本实用新型实施例提供的再一种半导体器件结构示意图；

图4为本实用新型实施例提供的又一种半导体器件结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型的实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解这样使用的术语在适当情况下可以互换，以便这里描述的本实用新型实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其他步骤或单元。

如图1所示，其为本实用新型实施例提供的一种半导体器件200的结构示意图，半导体器件200例如包括氮化镓基肖特基势垒二极管。

具体地，如图1所示在本实用新型第一实施例中半导体器件200包括：衬底201、缓冲层202、势垒层203、钝化层204、第一阳极接触孔205、介质层206、第二阳极接触孔207、阳极208、阴极接触孔211、阴极212和场板213。

其中，缓冲层202设置在衬底201上。势垒层203设置在缓冲层202远离衬底201的一侧。钝化层204设置在势垒层203远离所述缓冲层202的一侧。第一阳极接触孔205贯穿钝化层204且伸入势垒层203。介质层206设置在钝化层204远离势垒层203的一侧以及第一阳极接触孔205内。第二阳极接触孔207贯穿介质层206、钝化层204且伸入势垒层203。阳极208包括第一金属层209和第二金属层210，其中第一金属层209设置在介质层206远离钝化层204的一侧、以及延伸至第一阳极接触孔205和第二阳极接触孔207内以覆盖位于第一阳极接触孔205底部的介质层206和第二阳极接触孔207底部；第二金属层210设置在第一金属层209上且填充第一阳极接触孔205和第二阳极接触孔207。阴极接触孔211贯穿介质层206和钝化层204。阴极212设置在介质层206上以及填充阴极接触孔211。场板213设置在介质层206上、且位于阳极208和阴极212之间的区域内。

其中，氮化镓基肖特基势垒二极管中的衬底201的材料例如是硅、蓝宝石、碳化硅中的一种，或本领域技术人员熟知的其他适合生长氮化镓材料的衬底。缓冲层202的材料例如是氮化镓。势垒层203的材料例如是氮化铝镓。钝化层204的材料例如为氮化硅和氧化铝的一种。介质层206的材料例如为氮化硅、氧化硅和正硅酸乙酯中的一种。第一阳极接触孔205和第二阳极接触孔207例如为条形槽。阳极208所包含的第一金属层209的材料可以是钛金属层或氮化钛金属层，阳极208所包含的第二金属层210为多层结构，其可以包括但不限于依次层叠的钛金属层、金属铝层、金属钛层和金属氮化钛层。阴极212和场板213与第二金属层210是同步形成的，且均为多层金属结构。换而言之，阳极208由层叠的第一数量金属层构成，阴极212和场板213由层叠的第二数量金属层构成，且第一数量大于所述第二数量。

本实用新型的实施例提供的一种半导体器件200的制造流程可以为：

(a)采用外延生长工艺在衬底201例如是硅衬底上生长缓冲层202例如是氮化镓层，然后采用外延生长工艺在缓冲层202上生长势垒层203例如是氮化铝层。

(b)采用但不限制于化学气相沉积工艺在势垒层203上沉积钝化层204例如是氮化硅层。

(c)在钝化层204涂上光刻胶，对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀钝化层204和势垒层203形成第一阳极接触孔205。

(d)在钝化层204上和第一阳极接触孔205内形成介质层206，在介质层206上涂上光刻胶，对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀介质层206、钝化层204和势垒层203以形成第二阳极接触孔207。

(e)在第二阳极接触孔207内和介质层206上采用但不限于磁控溅射镀膜工艺沉积金属形成第一金属层209，在第一金属层209上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀第一金属层209去除图1所示的阳极区域AZ之外的第一金属层，以得到位于阳极区域AZ内的第一金属层209。

(f)在介质层206上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀介质层206和钝化层204，直至露出势垒层203的表面为止，形成阴极接触孔211，并去除残余的图案化光阻层。

(g)在介质层206、位于阳极区域AZ内的第一金属层209和阴极接触孔211内采用但不限于采用电子束蒸发金属的工艺依次淀积钛金属层、金属铝层、金属钛层和金属氮化钛层，以形成第二金属层210；然后对第二金属层210进行光刻(也即涂光刻胶、曝光、显影等)及刻蚀工艺，形成阳极208、场板213和阴极212。

综上所述，本实施例提供的半导体器件结构(包含氮化镓基肖特基势垒二极管)，在钝化层204的表面和第一阳极接触孔205内设置有介质层206，增大了阳极的面积，极大的减小了反向漏电，该介质层206可以与GaN HEMT的栅介质层同时形成，与CMOS工艺线兼容；再者，通过设置场板213，从而扩展了氮化镓基肖特基势垒二极管的耗尽区，均衡了电场分布，减少了主肖特基结的电场强度，从而提高了氮化镓基肖特基势垒二极管的耐压。

另外，值得一提的是，上述氮化镓基肖特基势垒二极管结构200中也可以不设置场板213，例如图2所示的半导体器件结构示意图。

图3为本实用新型施例提供的再一种半导体器件70的结构示意图，半导体器件70例如包括氮化镓基肖特基势垒二极管。

具体地，如图3所示，半导体器件70包括半导体基板701、钝化层702、第一阳极接触孔703、介质层704、第二阳极接触孔705、阳极706、阴极接触孔709以及阴极710。

其中钝化层702设置在半导体基板701上。第一阳极接触孔703贯穿钝化层702且伸入半导体基板701。介质层704设置在钝化层702远离半导体基板701的一侧以及第一阳极接触孔703内。第二阳极接触孔705贯穿介质层704、钝化层702且伸入半导体基板701。阳极706包括第一金属层707和第二金属层708，其中第一金属层707设置在介质层704远离钝化层702的一侧、以及延伸至第一阳极接触孔703和第二阳极接触孔705内以覆盖位于第一阳极接触孔703底部的介质层704和第二阳极接触孔705底部，第二金属层708设置在第一金属层707上且填充第一阳极接触孔703和第二阳极接触孔705。阴极接触孔709贯穿介质层704和钝化层702。阴极710设置在介质层704上以及填充阴极接触孔709。

其中，半导体基板701可以包括硅衬底、氮化镓缓冲层以及氮化铝镓势垒层，其中所述氮化镓缓冲层设置在所述硅衬底上，所述氮化铝镓层设置在所述氮化镓层远离所述硅衬底的一侧。

其中氮化镓基肖特基势垒二极管中的钝化层702的材料例如为氮化硅和氧化铝的一种。介质层704的材料例如为氮化硅、氧化硅和正硅酸乙酯中的一种。第一阳极接触孔703和第二阳极接触孔705例如为条形槽。阳极706所包含的第一金属层707的材料可以是钛金属层或氮化钛金属层。阳极706所包含的第二金属层708为多层结构，其可以包括但不限于依次层叠的钛金属层、金属铝层、金属钛层和金属氮化钛层。阴极710与第二金属层708是同步形成的，且均为多层金属结构。换而言之，阳极706由层叠的第一数量金属层构成，阴极710由层叠的第二数量金属层构成，且第一数量大于所述第二数量。本实施例的半导体器件70的制造工艺流程可参考上述实施例中提到的制造工艺流程，在此不再赘述。

另外，值得一提的是，上述氮化镓基肖特基势垒二极管结构中也可以设置场板；所述场板(图3未绘出)设置在介质层704上、且位于阳极706和阴极710之间的区域。场板可以包含与阴极710相同的多层金属结构。

本实施例中，所述包含氮化镓基肖特基势垒二极管的半导体器件，其在钝化层702上设置有介质层704，极大地增大了阳极面积，减小了反向漏电；此外，通过设置场板结构，均衡了电场分布，减少了主肖特基结的电场强度，从而提高了氮化镓基肖特基势垒二极管的耐压。

图4为本实用新型实施例提供的又一种半导体器件40的结构示意图，半导体器件40例如包括氮化镓基肖特基势垒二极管。

具体地，如图4所示，半导体器件40包括半导体基板41、钝化层42、阳极43以及阴极45。

其中钝化层42设置在半导体基板41上。阳极43包括主体部431和连接主体部431的第一延伸部432及第二延伸部433。其中主体部431设置在钝化层42远离半导体基板41的一侧。第一延伸部432贯穿钝化层42且部分伸入半导体基板41、以及第一延伸部432远离主体部431的端部和半导体基板41之间设置有介质层44。第二延伸部433贯穿钝化层42且部分伸入半导体基板41、以及第二延伸部432远离主体部431的端部与半导体基板41形成肖特基接触。阴极45贯穿钝化层42、且阴极45的端面451与半导体基板41形成肖特基接触。

其中，半导体基板41例如可以包括：衬底、氮化镓缓冲层和氮化铝镓势垒层，其中氮化镓层设置在半导体衬底上，氮化铝镓层设置在氮化镓层远离半导体衬底的一侧。

上述衬底的材料可以为硅、蓝宝石和碳化硅中的一种，或本领域技术人员熟知的其他适合生长氮化镓材料的衬底。钝化层42的材料可以为氮化硅和氧化硅中的一种。阳极43可以是由层叠的第一数量金属层构成，阴极45由层叠的第二数量金属层构成，且所述第一数量大于所述第二数量。具体地，阳极43可以包括依次层叠设置的氮化钛金属层、钛金属层、金属铝层、金属钛层和金属氮化钛层等五层结构，例如为前述实施例中第一金属层和第二金属层的组合结构；阴极45可以包括依次层叠设置的钛金属层、金属铝层、金属钛层和金属氮化钛层等四层结构。介质层44的材料可以是氮化硅、氧化硅和正硅酸乙酯中的一种。半导体器件40的制造工艺流程可参考上述实施例中提到的制造工艺流程，在此不再赘述。

另外，值得一提的是，上述氮化镓基肖特基势垒二极管结构中也可以设置场板；所述场板(图4未绘出)设置在钝化层42远离半导体基板41的一侧且位于阳极43和阴极45之间的区域。场板由层叠的金属层构成，可以是和阴极45所包含的层叠的金属层相同。

综上所述，本实施例提供的半导体器件结构(包含氮化镓基肖特基势垒二极管)，在阳极43的第一延伸部432的端部与半导体基板41之间设置有介质层44，极大地增大了阳极面积，减小了反向漏电；此外，通过设置场板，实现了在场板的下方对沟道进行耗尽，从而扩展了氮化镓基肖特基势垒二极管的耗尽区，均衡了电场分布，减少了主肖特基结的电场强度，从而提高了氮化镓基肖特基势垒二极管的耐压。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。