积的上表面142以及拥有第二面积的下表面144。在实施例中，第一面积大于第二面积。另外，每一第二接触垫130的上表面146拥有第三面积。第二接触垫130的直径可介于约150 μπι至约300 μπι以上变化。因此，在实施例中，第三面积大于第二面积。或者，第三面积亦可小于或等于第二面积。在实施例中，导电凸块122的上表面142与下表面144可具有包括(但不限于)实质上圆形的形状、实质上椭圆形的形状、实质上正方形的形状及实质上矩形的形状。
[0067]本发明的实施例中具有单侧基板的设计，导电凸块122将图案化导电层110电连接至第二接触垫130，且无需通孔，例如是经电镀的通孔。此可显著减少封装100的成本。另外，一些导电凸块122 (例如是导电凸块122a，其至少部分配置于管芯的下方，如下所述)可促进热传导离开管芯102，且离开封装100。并且，第二接触垫130可内埋于介电层118中，此可增加封装100的安装可靠性，因为应力集中减小。
[0068]在实施例中，导电块114的下表面116凹入于介电层118的下表面134，使得第二接触垫130凹入于下表面134。第二接触垫130凹入于下表面134可促进电性接点133附接至第二接触垫130。或者，导电块114的下表面116可暴露于介电层118的下表面134处。
[0069]在实施例中，封装100具有介于约200 μπι至约500 μπι的范围内的厚度150，例如约200 μ m至约350 μ m、约300 μ m至约350 μ m、约300 μ m至约400 μ m、约300 μ m至约450 μ m，以及约300 μ m至约500 μ m，但封装100的厚度不限于此范围。
[0070]在实施例中，管芯102的主动表面138上的接合垫经由焊线136电性连接至第一接触垫126。第一接触垫126配置于管芯102的周围，且可完全或部分围绕管芯102。封装主体106实质上覆盖或包覆管芯102、焊线136以及第一图案化导电层110，以提供机械稳定性以及对氧化、潮湿及其他环境条件的防护。封装主体106可由模制材料所制成，模制材料可包括，例如是酸醛清漆基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、聚娃氧基树脂(silicone-based resin)、其他适当的封装体。亦可包括例如粉末状氧化娃(S12)等适宜的填充剂。
[0071]在实施例中，管芯102配置邻近于介电层124，其一部分可作为管芯座。管芯粘着层(die attach layer) 140是由芯片接合材料所构成，例如是粘剂或薄膜，可选择性地添加于管芯102与介电层124之间。管芯粘着层140可包括环氧树脂、树脂或其他适宜材料。
[0072]单侧基板，例如是基板单元104，常具有单一金属层(例如是图案化导电层110)。在此单一金属层内，可经由线路进行布线以获得扇入(fan-1n)组态、扇出(fan-out)组态或两者的组合。在实施例中，图案化导电层110可包括线路148，其将每一第一接触垫126电性连接至对应的一个导电凸块122，且电性连接至对应的第二接触垫130。在图1的实施例中，线路148将第一接触垫126电性连接至在扇出组态中于管芯102的占据面积外部延伸的第二接触垫130。在实施例中，图案化导电层110的至少部分在管芯102下方的部分亦可经由导电凸块122a电连接至第二接触垫130a。尽管在图1的实施例中，管芯102不电性连接至导电凸块122a及第二接触垫130a，但导电凸块122a及第二接触垫130a仍可有助于传导热离开管芯102并离开封装100。
[0073]图2为本发明的实施例的一种半导体封装200的剖面示意图。半导体封装200在许多方面类似于图1描述的半导体封装100，因此此处仅论述半导体封装200的不同示例。半导体封装200包括基板单元204，其中基板单元204包括图案化导电层210 (类似于图案化导电层110)，此图案化导电层210包括第一接触垫226a (类似于第一接触垫126)、线路248 (类似于线路148)、导电凸块222 (类似于导电凸块122)、导电层214及介电层228。导电层214包括第二接触垫230 (类似于第二接触垫130)及邻近于介电层218 (类似于介电层118)的下表面234的一或多个线路249。介电层228暴露导电层214的一部分以形成第二接触垫230。在实施例中，第一接触垫226可以被表面处理层227所覆盖。
[0074]在实施例中，管芯102经由焊线136、管芯102的占据面积外部的第一接触垫226b、线路248b及导电凸块222b电连接至管芯102下方的第二接触垫230b。由线路248b促进封装200的此扇入支援，其中线路248b自管芯102下方横向延伸至位于管芯102的占据面积外部的第一接触垫226b。如先前图1的描述，可经由包括于单一金属层210中的线路进行布线以获得扇入组态、扇出组态或两者的组合。第二接触垫230b可覆盖导电凸块222b，使得介电层218的下表面234上不需要额外线路。
[0075]如先前所描述，本发明的实施例的单侧基板设计的优点为，导电凸块将基板单元的第一侧上的图案化导电层电性连接至基板单元的第二侧上的接触垫，而无需通孔(诸如，经镀敷的通孔)。封装200利用单侧基板设计的此优点。另外，封装200的额外导电层214经由介电层218的下表面234上的线路249提供额外布线弹性。在实施例中，第二接触垫230a经由线路249电连接至导电凸块222a，且可自其对应的导电凸块222a横向移位。线路249可由介电层228所覆盖，且可覆盖导电凸块222a。有利的是使导电凸块222自其对应的第二接触垫230横向移位以简化封装200内的布线，因为第二接触垫230的定位可基于至封装200的外部介面要求而为固定的。
[0076]图3为本发明的实施例的一种半导体封装300的剖面示意图。半导体封装300类似于图1描述的半导体封装100，不同之处在于:管芯302为倒装接合。底胶(underfilllayer)可选择性地添加于管芯302与介电层124之间。因此，管芯302下方的第二接触垫130a可经由恪融导电凸块(fused conductive bump) 335电性连接至管芯302，而此恪融导电凸块335可由例如是焊料等导电材料制成。管芯302亦可电性连接至一或多个位于管芯的外围的第二接触垫130，例如是扇出应用。电连接管芯302至管芯外围的这些第二接触垫130亦可透过一或多个位于管芯下方的熔融导电凸块335至图案化导电层110到介电层118内的迹腺(未绘示)。本领域一般技术人员将了解，图2的封装200亦可以类似方式支援倒装接合。
[0077]图4为本发明的实施例的一种半导体封装400的剖面示意图。半导体封装400类似于图1描述的半导体封装100，不同之处在于:管芯粘着层140邻近于介电层118。管芯粘着层140可位于由介电层424(另外类似于图1的介电层124)所定义的开口 402中。本领域一般技术人员将了解，图2的封装200亦可支援类似结构。
[0078]图5为本发明的实施例的一种半导体封装500的剖面剖面图。半导体封装500类似于图3描述的半导体封装300，不同之处在于:底胶141邻近于介电层118。底胶141可位于管芯302与介电层118之间，且于介电层524(另外类似于图1的介电层124)所定义的开口 502内。本领域一般技术人员将了解，图2的封装200亦可支援具有类似结构的倒装接合。
[0079]图6为本发明的实施例的一种半导体封装600的剖面示意图。半导体封装600类似于图1描述的半导体封装100，不同之处在于:图案化导电层610定义出实质上被介电层624的一部分所填充的开口 611，且一或多个导电凸块622各自定义出凹槽623，实质上介电层624的一部分填充于凹槽623中。图案化导电层610、介电层624及导电凸块622另外分别类似于图1的图案化导电层110、介电层124及导电凸块122。
[0080]图7为本发明的实施例的一种半导体封装700的剖面示意图。半导体封装700类似于图2描述的半导体封装200，不同之处在于:图案化导电层710定义出实质上被介电层724的一部分所填充的开口 711，且一或多个导电凸块722各自定义出凹槽723，实质上介电层724的一部分填充于凹槽723中。图案化导电层710、介电层724及导电凸块722另外分别类似于图1及2的图案化导电层210、介电层124及导电凸块222。
[0081]图8为本发明的实施例的一种半导体封装800的剖面示意图。半导体封装800类似于图3描述的半导体封装300，不同之处在于:图案化导电层810定义出实质上被熔融导电凸块335所填充的开口 811，且一或多个导电凸块822各自定义出凹槽823，实质上熔融导电凸块335填充于凹槽823中。图案化导电层810以及导电凸块822另外类似于图1的图案化导电层110及导电凸块122。本领域一般技术人员将了解，图2的封装200亦可支援具有类似结构的倒装接合。
[0082]图9为本发明的实施例的一种半导体封装900的剖面示意图。半导体封装900类似于图4描述的半导体封装400，不同之处在于:图案化导电层910定义出实质上被管芯粘着层940所填充的开口 911，且一或多个导电凸块922各自定义出凹槽923，实质上管芯粘着层940填充于凹槽923中。图案化导电层910、导电凸块922及管芯粘着层940另外类似于图1的图案化导电层110、导电凸块122及管芯粘着层140。本领域一般技术人员将了解，图2的封装200亦可支援类似结构。
[0083]图10为本发明的实施例的一种半导体封装1000的剖面示意图。半导体封装1000类似于图8描述的半导体封装800，不同之处在于:底胶141邻近于介电层118。本领域一般技术人员将了解，图2的封装200亦可支援具有类似结构的倒装接合。
[0084]图1lA至图1lY为本发明的实施例的一种半导体封装的制作方法的剖面示意图。为了容易呈现，请参考图2的封装200描述以下制造方法。然而，预期的制造方法可类似地实行以形成具有与封装200不同的内部结构的其他半导体元件封装，例如是图1及图3-10中说明的封装。预期的制造方法亦可类似地实行以形成包括多个相连的半导体封装阵列的基板条(substrate strip)，每一基板条可对应例如是图1及图3_10中说明的封装。如图1lY所描述，相连的半导体封装阵列可单体化成多个独立的封装，例如是图1-10及图12中说明的封装。
[0085]首先，请参考图11A，提供承载器