成第一介电层12。第一介电层12可包括但不限于感光材料，例如绿漆、阻(防)焊剂或聚酰亚胺等。可使用光学技术，例如曝光技术，在包括感光材料的第一介电层12中形成多个开口或导通孔120。多个开口 120可显露部分图案化金属层11’的第一表面111’。多个开口 120可显露部分高表面111a’。
[0062]根据本发明的另一实施例，第一介电层12可包括但不限于液态树脂。可通过涂布方式将液态树脂涂布到图案化金属层11’的表面以形成第一介电层12。可使用激光钻孔技术在第一介电层12中形成多个开口或导通孔120。
[0063]第一介电层12可具有从15 μ m到25 μ m的厚度。第一介电层12具有上表面121以及相对于所述上表面121的下表面122。
[0064]参看图4E,可在第一介电层12上形成图案化金属层13。可通过但不限于在曝露出的图案化金属层11’以及第一介电层12的表面形成晶种层(seed layer,未图示)，接着通过黄光光刻、电镀、去膜以及蚀刻等工艺在晶种层上形成图案化金属层13。图案化金属层13可包括第一部份图案化金属层131和第二部份图案化金属层132。
[0065]图案化金属层13可包括但不限于铜或其它金属。图案化金属层13具有从15 μ m到30 μ m的厚度。
[0066]可在第一介电层12上和开口 120内直接形成图案化金属层13,使得形成于开口120内的第二部分图案化金属层132与图案化金属层11’的第一表面111’直接接触。
[0067]参看图4F，可在第一介电层12上形成第二介电层14以形成半导体衬底Ic。可使用但不限于层压方式形成第二介电层14。第二介电层14可包括但不限于感光材料，例如绿漆、阻(防)焊剂或聚酰亚胺等。第二介电层14可包覆第二部分图案化金属层132。可使用光学技术，例如曝光技术，在包括感光材料的第二介电层14中形成多个开口(未标TK )以显露第一部份图案化金属层131。
[0068]第二介电层14可具有从15μπι到30 μ m的厚度。
[0069]在将第二介电层14层压到第一介电层12后，可进行加热步骤而使第二介电层14固化(curing)。如果第一介电层12的组成材料与第二介电层14的组成材料相同，那么固化后的第一介电层12和第二介电层14从组成或结构上可视为同一层介电层，例如图2所示的介电层12’。
[0070]由于半导体衬底Ic的图案化金属层11’是以蚀刻方式形成，因此和图案化金属层13所接触的第一表面111’与第二表面112的距离相同。或者说，和图案化金属层13所接触的第一表面111’与介电层12的下表面122间的距离相同。半导体衬底Ic(不包含载体30和金属薄膜31)具有但不限于60 μ m的厚度。
[0071]参看图4G，可将半导体裸片15固定于第二介电层14上。可使用连接材料，例如但不限于粘胶，将半导体裸片15贴合到第二介电层14上。可使用接合导线16将半导体裸片15电连接到图案化金属层13。可使用接合导线16将半导体裸片15电连接到第一部份图案化金属层131。
[0072]参看图4H，可使用封装材料包覆图案化金属层13、第二介电层14、半导体裸片15以及接合导线16以形成封装体17。
[0073]参看图41，可使用机器或其它方式去除图4H所示的载体30以及金属薄膜31。可分别施力于载体30和封装体17上以分离载体30以及金属薄膜31。由于载体30和封装体17的结构较为强韧，因此在分离的过程中不会受到损坏。
[0074]参看图4J，可至少使用例如蚀刻的方式去除图41所示的部分图案化金属层11’。可以蚀刻方式从图案化金属层11’的第二表面112去除部分的图案化金属层11’，以形成多个接垫11"。
[0075]由于图4A到4J的步骤，使得接垫11〃的侧剖面为梯形。多个接垫11〃的第一表面111’与第一介电层12的下表面122间的距离实质上相同。
[0076]第一表面111’和第二表面112’间的距离为所述接垫11〃的高度。不同接垫11〃的高度差可小于预定值，例如但不限于2 μ m。
[0077]接垫11〃相对于接垫21具有较好的共面性。
[0078]可调整去除的方式，例如延长蚀刻的时间，以去除覆盖第二介电层12的下表面122的图案化金属层11’。接垫11〃的下表面112’的水平位置相对高于第一介电层12的下表面122的水平位置。接垫11〃的下表面112’会从第一介电层12的下表面122凹陷。
[0079]由于接垫11〃的第一表面111’和第一介电层12的下表面122的距离相同，因此在工艺中所产生的不同接垫11〃的高度的偏差(Deviat1n)，例如因蚀刻所产生的偏差，可控制在±lym以内。S卩，不同接垫11〃的第一表面111’和第二表面112’间的距离的差可小于2μηι。第二表面112’和下表面122间可具有但不限于从5 μ m到10 μ m的距离。
[0080]可使用植球技术(ball mount)在开口 120处形成锡球18以形成图3所示的半导体封装结构I。
[0081]锡球18位于开口 120且接触接垫11〃的第二表面112’。锡球18可通过接垫11〃、图案化金属层13以及接合导线16而与半导体裸片15电连接。
[0082]图5为根据本发明的另一实施例的半导体衬底的示意图。参看图5，半导体衬底2可包含载体30、金属薄膜31、接垫21、介电层22、图案化金属层23以及介电层24。
[0083]半导体衬底2的载体30和金属薄膜31可相似于图4F所示的半导体衬底Ic的载体30和金属薄膜31。
[0084]介电层22可包括但不限于预浸合成纤维(Pre-pregnated composite fibers/Prepreg/P.P.)。介电层22可具有但不限于80 μ m的厚度。介电层22位于金属薄膜31上且包覆接垫21和图案化金属层23。
[0085]部分图案化金属层23接触接垫21。
[0086]介电层24位于介电层22上且包覆部分图案化金属层23。介电层24显露部分图案化金属层23。介电层22可具有但不限于40 μ m的厚度。半导体衬底2 (不包含载体30和金属薄膜31)具有但不限于120 μ m的厚度。
[0087]在制造半导体衬底2的过程中，可使用电镀方式形成接垫21，接着将介电层22层压到金属薄膜31，以使介电层22包覆接垫21。
[0088]接垫21具有上表面211和下表面212。由于接垫21以电镀方式形成，因此不同接垫21间的高度的误差也相对较大。图5中位于右侧的接垫21的上表面211的水平位置高于位于左侧的接垫21的上表面211的水平位置。由于右侧接垫21高于左侧接垫21，因此位于右侧接垫21上方的介电层22和图案化金属层23的上表面(未标示)会高于位于左侧接垫21上方的介电层22和图案化金属层23的上表面(未标示)。
[0089]接垫21可为但不限于一金属圆柱。换句话说,上表面211和下表面212实质上具有相同的面积。接垫21具有实质上垂直的侧表面(未标TK )。
[0090]此外，由于影响电镀质量的因素不易控制，例如但不限于电镀液PH值、添加剂、电流密度、电流波形、温度或搅拌等因素，容易造成接垫21的高度(即，上表面211和下表面212间的距离)不平均。一般来说，使用电镀技术形成的接垫21高度的误差可能是10 μ m。也就是说，上表面211和下表面212间的距离的差可能达到10 μ m。或者,上表面211和介电层22底面间的距离的差可能达到10 μ m。由于接垫21的上表面211的高度相对较为不平均，因此不仅会影响接垫21的共面性，也会进一步影响封装的半导体衬底2的质量，例如层压介电层22于高度不平均的接垫21上时，介电层22会随着高度不平均的接垫21而具有高低起伏的上表面，进而影响后续介电层22开口的形成(例如，光线可能无法抵达位于较低接垫21(图5左侧)的介电层22与接垫21相接之处而产生曝光不足的问题)以及图案化金属层23的电镀工艺，造成衬底产量不好。接垫21的上表面211的高度相对较为不平均也会遭遇到锡球在接合时常见的问题(solder ball joint issue)。
[0091]此外，由于介电层22的材质为预浸合成纤维(P.P.)，因此必须使用激光技术钻孔以使图案化金属层23可以延伸到开口中与