电压切换电路、集成器件和集成电路、以及电压切换的方法

专利名称：电压切换电路、集成器件和集成电路、以及电压切换的方法
技术领域：
本发明涉及电压切换电路、集成器件和集成电路、以及一种电压切换的方法。
背景技术：
由于成本原因，选择混合信号集成电路(IC)的半导体技术通常支持低电压(LV)、源自致密的主流数字半导体技术的双栅氧(DGO)处理技术。像所有电气和电子部件一样，在不遭受损害的情况下，DGO MOS (金属氧化物半导体)晶体管能够处理的电压量是有限制的。特别是，针对跨其栅氧化层和跨其沟道区域上的最大允许电压来定额DGOMOS晶体管。这产生了技术电压最大评定等级，在IC技术手册中通常被分别称作VGSmax和VDSmax。例如，Hinsui台湾的台湾半导体制造有限公司使用的0.18um混合信号半导体技术，下文中的TSMC，为核心逻辑和LV模拟功能提供了 1.8V额定MOS晶体管，以及为I/O和中压(MV)模拟功能提供了 3.6V额定MOS晶体管。然而，一些IC可以是嵌入功能，该功能需要可能超过技术最大评定等级的高电压(HV)0例如，具有非易失性存储器(NVM)的IC需要用于NVM编程的外部HV电源。通常，HV电源在NVM编程期间只存在于电路的HV垫上。剩下的时间，垫不受外部驱动(即，未被连接)。当被施加的时候，HV电源必须有选择性地从HV垫路由到电路中的NVM块的VPP端子。这是通过使用LV或MV技术的器件的适当的电压切换电路实现的。—些解决方案可以暗示使用脱离安全操作区域(SOA)的MV器件。但是，过压条件导致了对晶体管的损伤，引起了永久泄露。通过降低对于NVM编程所施加的电压和时间，泄露可以降低到可接受的值。由于该问题，编程电压和持续时间必须被调整以在晶体管可靠性和NVM数据保持效率之间做出尽可能好的权衡。然而，在一些应用编程中，泄露必须非常低并且必须避免微妙且危险的调整。已知解决方案使用不在各自晶体管技术的常规工艺设计工具包(PKD)内的修改的器件。美国专利US7，236，002公开了在不同电压范围内组合使用的电子系统，所述范围如用于操作标准CMOS器件的低电压范围所定义的范围以及显著地超出所述标准CMOS低电压操作范围几倍并且因此有必要利用具有内在高压保护功能的输入端口的高电压范围。所提出的结构是基于具有用于高压保护的N-沟道扩展漏极晶体管的数字CMOS输入。然而，这种用于CMOS晶体管的晶体管扩展漏极实现不是在所有低成本技术PDK中被支持。美国专利6，181，193提出了高压容忍CMOS输入/输出接口电路。在该电路中，称为“双栅”或“厚氧化物”处理的处理特性在将暴露于高压下的任何器件上被使用。厚氧化物器件具有较大的电容和较低的带宽，因此，优选地，仅当暴露于高压可能引起损伤的时候被使用。接口电路上的剩余器件可以全部使用具有薄氧化物的标准处理，允许I/o和核心IC以最大速度运转。电路设计拓扑还限定了暴露于高压下的器件数量。优选地，保护方案被分解为两部分:驱动器和接收器。施加在垫上的电压使用静电放电ESD保护二极管被箝位。然而，用于高输入电压或低内部电压的输入/输出缓冲器接口电路维持的最大电压需要大的DGO最大评定等级。

发明内容
如在附属权利要求中所描述的，本发明提供了电压切换电路、集成器件和集成电路。本发明的具体实施例在附属权利要求中被陈述。根据下文中描述的实施例，本发明的这些或其它方面将会很明显并且被阐述。


参考附图，仅仅通过举例的方式，本发明的进一步细节、方面和实施例将被描述。在附图中，类似的附图标记被用于表示相同的或功能相似的元素。为了简便以及清晰，附图中的元素不必须按比例绘制。图1示意性地示出包括电压切换电路的IC的例子的方框图；图2示意性地示出使用脱离它们的SOA的器件的高电压切换电路的实现的例子的电路图；图3示意性地示出电压切换电路的实施例的例子的电路图；图4示意性地示出图3的电压切换电路的控制单元的实施例的另外例子的电路图； 图5说明了在NVM编程模式中的图4的例子的操作；图6说明了在NVM读取模式中的图4的例子的操作；图7说明了在NVM关闭模式中的图4的例子的操作；图8示意性地示出电压切换电路的实施例的另一个例子的电路图；以及图9说明了在待机模式中的图8的电路的操作。
具体实施例方式由于本发明说明的实施例大部分可以通过使用本领域所属技术人员所熟知的电子部件和电路来实施，所以不会以比为了本发明的基本概念的理解和了解且为了不使本发明的教导混淆或偏离而认为必要的更大程度地解释细节。参照图1，其中示出包括非易失性存储器块11的集成电路10的示意性的方框图。电路10可以包括内部电压调节器13，该电压调节器13生成了例如1.8V的内部低电压电源VREG_LV。通常，该LV电源被用于芯片内的核心逻辑和用于驱动LV模拟功能。在变体中，可以通过专用LV垫从IC的外部接收LV电源。切换电路14的功能是多路复用不同电压电平(即，6.5￥、1.8￥、0￥)，在操作的各个模式期间，所述电压电平必须有选择性地施加在NVM块的VPP端子上。为此，开关布置14可以包括三个受控路径，即HV路径141、LV路径142以及接地路径143。本发明决不限于任何数量的路径，路径数量相当于必须被多路复用的电压电平数量。事实上，只要超过技术最大评定等级的一个电压电平必须被有选择性地施加在IC的端子上，就能够实现本发明的优势。在编程期间，NVM块11需要在其VPP端子15上的高电压VPP_ext，例如6.5V。因此，在电路操作的编程模式(PROG)期间，通常通过电路的HV垫12从外部提供高电压VPP_ext。这种外部HV电源超过了 MOS晶体管的最大评定等级，对于在本发明中所考虑的技术的例子中的MV器件，所述MOS晶体管的最大评定等级是3.6V。通常，HV电源仅在NVM编程操作期间，即只在编程模式中存在于电路的HV垫12上，即不是永久地。当被施加的时候，也基于编程控制信号，HV电源VPP_ext有选择性地从HV垫12路由到电路10中的NVM块11的VPP端子15。只使用LV或MV技术器件，由适当的切换电路14实现该切换。剩下的时间，HV垫12不受外部驱动，即，其未被连接。通常，在ASIC制造过程的最后测试时完成NVM编程，高电压由测试工具(测试仪)来提供。在现场，每当ASIC上电的时候，NVM被读取。在操作的读取模式(READ模式)期间，VPP1.8V电源电压必须被提供给VPP端子15，以便实施读取操作。一旦读取操作完成，由于NVM电路的严重泄漏，VPP端子必须被拉到接地电势，即0V，否则将超出ASIC待机电流的规格。换句话说，在操作的待机模式(OFF模式)中，VPP端子上的电压切换到0V。对于切换，例如，从HV电源VPP_ext切换到NVM的VPP端子，可能会想到设计如在图2中所示出的有选择性地的可切换的HV电源路径141。HV电源路径141可以确实包括很简单的开关，即串联在HV垫12和开关输出之间的PMOS晶体管M2。取决于应用，后者可以进而耦合于NVM的VPP端子16和其它内部端子。开关M2可以受到MOS反相器的控制，反相器照惯例包括PMOS晶体管Ml和NMOS晶体管MO，后者强于M1，即有较宽的沟道区域。取决于施加在其输入上的编程控制信号PPROG的逻辑状态，该反相器M0、M1被设置为有选择性地控制开关M2的开启和关闭。在编程操作(编程模式)期间，6.5V电压可以被施加在垫12上，并且可以通过将PPROG信号转向无效状态而将HV电源路径141切换为断开(0FF)，例如在正逻辑的情况下0V，直到有效的编程被开始。因此，Ml的VGS电压等于超过其VGSmax评定等级的6.5V。同样地，MO的VDS电压等于超过其VDSmax评定等级的6.5V。当HV电源路径被切换到接通(ON)以有效地编程NVM的时候，反相器输入被转向1.8V。因为MO强于M1，反相器的输出被驱动到大约0V。因此，Ml的VGS电压等于
6.5-1.8=4.7V，所述4.7V依然超过其VGSmax评定等级。同样地，其VDS电压等于也超过其VDSmax评定等级的6.5V。最后，MO的VGS电压等于超过其VGSmax评定等级的6.5V。换句话说，图2的布置的DGO MOS晶体管将经受过压条件，所述过压条件将导致初始NVM编程中的损害，引起永久泄露。根据实施例，相反，提出了当使用DGO MOS额定的
3.6V的时候避免晶体管过大应力的电压切换电路布置。例如，参照图3，电路包括位于垫12和端子15之间的HV路径141、位于接收LV电源VREG_LV的端子16之间的LV路径142、以及位于端子15和接地之间的接地路径143。电路还包括适合于生成开关控制信号的开关控制单元140，所述开关控制信号控制包括至少一些路径141、142以及143的开关布置。现在将更详细地给出切换电路140的路径141、142以及143的实施例。HV路径141可以包括位于IC的HV垫12和NVM块11的VPP端子15之间的直接连接。如前面所提到的，确实，垫12可以以非永久的方式，例如从外部接收HV电源电压VPP_ext0因此，当HV电源VPP_ext被施加在垫12上的时候，HV路径为接通，并且其在剩余时间为断开。换句话说，分别地通过在垫12上施加或不施加HV电源VPP_ext来将该路径切换为接通或断开。可以如上所述，通常可以通过测试仪从IC的外部控制该施加或不施加。在操作中，当VPP使能信号VPP_EN和上面提到的PPROG信号是有效的时候，HV路径只在编程模式期间为接通。其在剩余时间为断开。在HV垫和NVM块的VPP端子之间的这种直接连接提供了避免串联开关的优势等。这就将HV电源下的欧姆损耗最小化了，并且确保了在编程期间严格调节NVM电源。因此，可以通过简单控制编程的持续时间来优化NVM编程效率，生成了增强的数据保持特性。替换地，开关布置可以插入到位于HV垫12和NVM块11的VPP端子15之间的HV路径中。在该情况下，这种开关布置可以作为下面描述的LV路径和接地路径的开关布置被设计和被控制。LV路径142可以包括具有在NVM块11的VPP端子15和接收LV电源VREG_LV的端子16之间的给定数量N个的串联MOS晶体管的第一开关布置。端子16可以在电路的内部。例如，端子16是电压调节器13的 输出端子，或耦合于此。在变体中，端子16可以对应于从外部接收低电压VREG_LV的垫。在所描述的实施例中，LV电源VREG_LV可以永久地施加在端子16上。如果是替代实施例，特别是如果从IC的外部接收读取电压的时候，其可能不被永久地施加。该第一开关布置的晶体管例如可以是PMOS晶体管。这避免了使用充电泵，并且因此最小化了管芯大小、电流消耗以及噪声。在操作中，当VPP_EN是有效的并且PPROG是无效的时候，LV路径只在读取模式期间为接通。其在剩余时间为断开。接地路径143类似地包括具有在NVM块11的VPP端子15和接地端子之间串联的N个晶体管的第二开关布置。该第二开关布置的晶体管例如可以是NMOS晶体管。在操作中，当VPP_EN和PROG是无效的时候，接地路径只在关闭模式期间是接通的。其在剩余时间为断开。数量N至少等于2。在示出的例子中，N等于2，因此路径142的开关布置包括在端子15和端子16之间串联的第一晶体管MPswl和第_■晶体管MPsw2,以及路径143的开关布置包括在端子15和接地之间的第一晶体管MN4和第二晶体管丽5。如将在下面被详细解释的，取决于必须由IC维持的最大电压电平(其通常是HV电源VPP_ext)，并且取决于IC的晶体管器件的技术电压最大评定等级来选择N。开关控制单元140通常由低电压电源电压VREG_LV供电。其接收包括上面提到的编程控制信号PPROG和VPP使能信号VPP_EN的输入控制信号，所述PPROG和VPP_EN的组合确定电路操作模式。在实施例中，信号VPP_EN和PPROG在LV电源下的高状态中是有效的。假设使用正逻辑，因此这些信号当在VREG_LV的时候是有效的，并且当在OV的时候是无效的。在当VPP_ext电源电压被施加在HV垫12上期间，即在IC操作的编程模式期间(不管通过PPROG状态驱动的编程操作是否在进行中)，VPP使能信号是有效的。当LV电源VREG_LV必须施加在NVM的VPP端子15上的时候，其在读取模式期间也是有效的。其在剩余时间是无效的。编程控制信号PPROG只在有效的编程操作期间是有效的，其中在这段时间内IC处于编程模式。其在剩余时间是无效的。从功能角度来看，开关控制单元140输出用于路径141的开关布置的串联晶体管的控制信号，包括用于控制晶体管MPswl的信号gMPswl和用于控制晶体管MPsw2的信号gMPsw2,以及用于控制接地路径143的晶体管MN4的控制信号Nsw2。最后，其生成了将在下面出现的电压VMAX，并且所述电压VMAX用作接地路径143的开关布置的共源共栅晶体管丽5的控制信号。现在参照图4，并且从结构角度来看，开关控制单元140包括具有N-1个输出抽头的N分压器。该电压分压器40被布置为通过N将HV电源VPP_ext分压到低于MOS晶体管的最大评定等级的中间电压电平。换句话说，N可以由ASIC设计者选择以便HV电源的按比例缩小版的VPP_ext/N低于技术最大评定等级。在图4的例子中，N等于2。分压器40因此可以包括在垫12和接地端子之间被串联布置的两个二极管连接的PMOS晶体管MPl和MP2。替换地，二极管可以被布置在电阻桥中的电阻所替代，但是二极管具有较小管芯影响。中间电压电平VPP/2对应于基本上HV电源VPP_ext —半的电平，假设晶体管MPl和MP2基本上是相同大小，这不是强制的。VPP/2由抽头上的电压给出，该抽头对应于晶体管MPl和MP2之间的节点。对于N的较高值，对应数量的N个这种二极管连接的晶体管可以类似地串联布置在垫12和接地端子之间。电压分压器的N-1个抽头输出低于HV电源VPP_ext的分级的相应中间电压电平，并且这些电平中最小的电平，即VPP/N，总是小于MOS器件的技术最大评定等级。VPP/N被称作HV电源VPP_ext的按比例缩小版。可以以不同的方式，例如通过从VPP_ext中减去恒定电压降，来获得低于MOS器件的技术最大评定等级的电压电平。然而，使用电压分压器为保护晶体管提供了最佳的操作点，与用于获得的VPP/N的器件的技术参数值(例如，VTH、VGS等等)无关。该电压追踪方法还增强了对VPP_ext变化的忍耐性。开关控制单元140还包括最大电压发生器50，生成上面提到的电压VMAX，该电压VMAX对应于LV电源VREG_LV和通过电压分压器40输出的中间电压VPP/2中的最大值。例如，该最大发生器可以包括一对交叉连接的PMOS晶体管MP4和MP5。更确切地说，MP4的栅极和MP5的漏极可以接收LV电源VREG_LV，而MP5的栅极和MP4的漏极接收中间电压VPP/2。MP4和MP5的各自源极被连接在一起并且这些共有的源极输出了 VMAX电压。MP4和MP5的体块也可以在共有的源极节点处被连接在一起，避免了相反电流传导。对本领域技术人员已经变得明显的是，电压VMAX应答对应于在编程模式期间的由二分压的HV电源VPP_ext，并且对应于读取模式和关闭模式中的LV电源VERG_LV。换句话说，VMAX对应于LV电源和缩小版的HV电源中的最高者，当后者在电路中是可用的时候，使得在后者的情况下，VMAX低于MOS器件的技术最大评定等级。如将要在下面解释的，电压VMAX被用于生成LV路径142和接地路径143的开关布置的分级控制信号。关于LV路径142，开关控制单元140包括生成控制信号gMPsw2的第一逻辑60，该控制信号gMPsw2驱动LV路径142的PMOS晶体管MPsw2的栅极。该控制信号在读取模式中是低有效，并且在编程模式和关闭模式中是无效的。有利地，由VMAX电压供电逻辑60，以便其无效高电压电平对应于VMAX。在一个例子中，该逻辑包括NAND栅极，该NAND栅极接收信号VPP_EN和信号PPROG的逻辑相反以作为输入，并且生成控制信号gMPsw2的输出。开关控制单元140包括生成控制信号gMPswl的第二逻辑70，该控制信号gMPswl驱动LV路径142的另一个PMOS晶体管即MPswl的栅极。该控制信号在读取模式和关闭模式中是低有效，并且在编程模式中是无效的。在一个实施例中，逻辑70包括位于垫12和接地端子之间的分支，具有位于接地端子附近的NMOS晶体管丽I，源极耦合于丽I的漏极并且其漏极通过PMOS晶体管MP3耦合于垫12的另一个NMOS晶体管丽2。丽I的栅极由PPROG的逻辑相反驱动，因此丽I在LV电源VREG_LV下被切换。丽2的栅极由VMAX驱动，以便丽2在编程模式中作为保护晶体管丽I的共源共栅晶体管进行操作。控制信号gMPswl位于丽2的漏极上。MP3的栅极由HV电源VPP.ext的按比例缩小版VPP/2驱动，以便MP3作为上拉晶体管进行操作。在编程模式中，丽2的源极电压停留在VPP_ext/2附近。简要总结，第二逻辑70将PPROG信号从
范围转化到较高
范围。电压VMAX被施加在MPsw2的体块上，并且MPswl的体块可以耦合于其漏极。这些晶体管是对称的，其漏极和源极可以自由地交换。连接MPswl的体块到垫12提供了优势，即当HV电源存在于垫12和gMPswl上(并且MPswl是打开的)的时候，电流传导被阻止。关于接地路径143，最后，晶体管丽5的栅极由电压VMAX驱动，并且MN4的栅极由控制信号Nsw2驱动，该控制信号只在关闭模式中在LV电源VREG_LV下是高有效。当进入关闭模式被驱动的时候，控制信号Nsw2可以由控制单元140断言。因此，丽5在编程模式中作为保护晶体管MN4的共源共栅晶体管进行操作。在该模式中，其源极电压停留在VPP_ext/2附近。下面的表I概述了控制信号的电压电平，在编程模式、读取模式以及关闭模式的任何一个模式中，所述控制信号在上面所描述的实施例中驱动切换电路的操作。操作模式可以由信号VPP_EN和PPROG的逻辑值的组合确定。为了更好的清晰性和简洁性，只在表中
指出其逻辑值。
权利要求
1.一种电压切换电路,包括: 至少一个开关布置(142)，具有在用于接收在第一电压电平的第一电压(VPP_ext)的第一端子(15)和用于接收在第二电压电平的第二电压(VREG_LV)的第二端子(16)之间串联的给定数量N的开关(MPswl、MPsw2、MPsw3)，所述第一电压电平高于所述第二电压电平，并且N至少等于2 ; 具有N-1个输出抽头的N分压器(40)，被布置为通过N将所述第一电压分压到具有低于开关的电压最大评定等级的电压电平(VPP1/3)的所述第一电压的按比例缩小版，其中所述分压器的所述N-1个输出抽头被布置为分别地输出具有低于所述第一电压电平分级的相应电平的N-1个第三电压(VPPl/3、VPP2/3)； N-1个最大电压发生器(50、50a)，用于生成N-1个第四电压(VMAX1/3、VMAX2/3)，分别地等于所述第二电源电压(VREG_LV)与所述N-1个第三电压(VPPl/3、VPP2/3)的每个的最大值，以及 开关控制单元(140)，使用所述N-1个第四电压生成N个控制信号，所述N个控制信号具有在所述第一电压电平和所述第二电压电平之间分级的相应电压电平，并且所述N个控制信号的每一个分别地控制所述开关布置(142)的开关中的一个。
2.根据权利要求1所述的电压切换电路，其中所述开关是PMOS晶体管。
3.根据权利要求1和2任何一项所述的电压切换电路，其中所述N分压器包括位于在所述第一电压上的端子和在所述接地电势上的端子之间串联的N个二极管连接的MOS晶体管。
4.一种集成电路器件，包括: 第一端子(15)，用于 接收在第一电压电平上的第一电压(VPP_ext)； 第二端子(16)，用于接收在第二电压电平上的第二电压(VPP_LV)，所述第一电压电平高于所述第二电压电平；以及 电压切换电路，该电压切换电路包括: 至少第一开关布置(142)，具有在所述第一端子和所述第二端子之间串联的给定数量N 的开关(MPswl、MPsw2、MPsw3), N 至少等于 2 ； 具有N-1个输出抽头的N分压器(40)，被布置为通过N将所述第一电压分压到具有低于所述开关的电压最大评定等级的电压电平(VPP1/3)的所述第一电压的按比例缩小版，其中所述分压器的所述N-1个输出抽头被布置为分别地输出具有低于所述第一电压电平分级的相应电平的N-1个第三电压(VPPl/3、VPP2/3)； N-1个最大电压发生器(50、50a)，用于生成N-1个第四电压(VMAX1/3、VMAX2/3)，分别地等于所述第二电源电压(VREG_LV)和所述N-1个第三电压(VPPl/3、VPP2/3)中的每一个的最大值；以及 开关控制单元(140)，使用所述N-1个第四电压生成N个第一控制信号(gMPswl、gMPsw2、gMPsw3 )，所述N个第一控制信号具有在所述第一电压电平和所述第二电压电平之间分级的相应电压电平，并且所述N个第一控制信号的每一个分别地控制所述第一开关布置(142)的开关中的一个。
5.根据权利要求4所述的集成器件，包括第二开关布置(143)，该第二开关布置(143)具有在所述第一端子和用于接收在第三电压电平上的第三电压的第三端子之间串联的N个开关(MN6、丽7、MN8)，其中所述第一电压电平高于所述第三电压电平，其中由所述开关控制单元(140)使用所述N-1个第四电压进一步生成控制所述第二开关布置的开关的N个第二控制信号(NsW2、VMAXl/3、VMAX2/3)，所述N个第二控制信号具有在所述第一电压电平和所述第三电压电平之间分级的相应电压电平。
6.根据权利要求4和5任何一项所述的集成器件，其中所述第一开关布置(142)的开关是PMOS晶体管。
7.根据权利要求5和6任何一项所述的集成器件，其中所述第三端子是接地端子，并且其中所述第二开关布置(143)的开关是NMOS晶体管。
8.根据前述任何一项权利要求所述的集成器件，其中所述N分压器包括位于在所述第一电压上的端子和在所述接地电势上的端子之间串联的N个二极管连接的MOS晶体管。
9.一种集成电路，包括: 具有输入端子(15)的非易失性存储器块(11)，在该输入端子(15)上可以施加在第一电压电平上的第一电压(VPP_ext)或在第二电压电平上的第二电压(VREG_LV)，其中所述第一电压电平高于所述第二电压电平； 电压源(13)，具有递送所述第二电压的输出端子(16)； 垫，该垫能够从所述电路的外部接收所述第一电压并且被直接连接到所述非易失性存储器块的输入端子；以及 电压切换电路，包括: 第一开关布置(142)，具有在所述非 易失性存储器块的所述输入端子(15)和垫(16)之间串联的给定数量N的开关(MPswl、MPsw2、MPsw3)，其中N至少等于2 ； 第二开关布置(143)，具有在所述非易失性存储器块的输入端子(15)和接地端子之间串联的N个开关(MN6、MN7、MN8)； N分压器(40)，具有N-1个输出抽头，被布置为通过N将所述第一电压分压到具有低于所述开关的电压最大评定等级的电压电平(VPP1/3)的所述第一电压的按比例缩小版，其中所述分压器的所述N-1个输出抽头被布置为分别地输出具有低于所述第一电压电平分级的相应电平的N-1个第三电压(VPPl/3、VPP2/3)； N-1个最大电压生成器(50、50a)，用于生成N-1个第四电压(VMAX1/3，VMAX2/3)，分别地等于所述第二电压(VREG_LV)和所述N-1个第三电压(VPP1/3，VPP2/3)的每一个的最大值； 开关控制单元(140)，使用所述N-1个第四电压生成N个第一控制信号(gMPswl、gMPsw2、gMPsw3),所述N个第一控制信号具有在所述第一电压和所述第二电压之间分级的相应电压电平，所述N个第一控制信号中的每个分别地控制所述第一开关布置(142)的开关中的一个；以及 使用所述N-1个第四电压的N个第二控制信号(Nsw2、VMAXl/3、VMAX2/3)，所述N个第二控制信号具有在所述第一电压和所述第三电压之间分级的相应电压电平，所述N个第二控制信号的每一个分别地控制所述第二开关布置(143)的开关中的一个。
10.根据权利要求9所述的集成电路，其中所述第一开关布置(142)的开关是PMOS晶体管。
11.根据权利要求9和10任何一项所述的集成电路，其中所述第二开关布置(143)的开关是NMOS晶体管。
12.根据权利要求9到11任何一项所述的集成器件，其中所述N分压器包括在所述垫和所述接地端子之间串联的N个二极管连接的MOS晶体管。
13.—种管理在接收在第一电压电平上的第一电压(VPP_ext)的第一端子(15)和接收在第二电压电平上的第二电压(VREG_LV)的第二端子(16)之间的电压切换的方法，其中所述第一电压电平高于所述第二电压电平，包括: 通过给定数量N将所述第一电压分压到具有低于可用开关的电压最大评定等级的电压电平(VPP1/3)的所述第一电压的按比例缩小版，并且生成具有低于所述第一电压电平分级的相应电压的N-1个第三电压(VPPl/3、VPP2/3)，其中所述N至少等于2 ; 生成N-1个第四电压(VMAXl/3、VMAX2/3)，分别地等于所述第二电压(VREG_LV)和分别地所述N-1个第三电压(VPPl/3、VPP2/3)的每一个的最大值； 使用所述N-1个第四电压生成N个第一控制信号，所述N个第一控制信号具有在所述第一电压电平和所述第二电压电平之间分级的相应电压电平；以及， 控制至少一个第一开关布置(142)，该至少一个第一开关布置(142)具有在所述第一端子和所述第二端子之间串联的N个开关(MPswl，MPsw2, MPsw3)，所述第一开关布置的开关中的每一个分别由所述N个第一控制信号中的一个来控制。
14.根据权利要求13所述的方法，还包括: 使用所述N-1个第四电压生成N个第二控制信号(Nsw2、VMAXl/3、VMAX2/3)，所述N个第二控制信号具有在所述第一电压电平和第三电压电平之间分级的相应电压电平，其中所述第一电压电平高于所述第三电压电平；以及 控制第二开关布置，该第二开关布置具有在所述第一端子和接收所述第三电压的第三端子之间串联的N个开关(MN6、MN7、MN8)，所述第二开关布置的开关中的每一个分别地由所述N个第二控制信号中的一个来控制。
全文摘要
电压切换电路包括具有在接收在第一电压电平上的第一电压(VPP_ext)的第一端子(15)和接收在第二电压电平上的第二电压(VREG_LV)的第二端子(16)之间的给定数量N的串联开关(MPsw1、MPsw2、MPsw3)的开关布置(142)。第一电压电平高于第二电压电平，以及N至少等于2。具有N-1个输出抽头的N分压器(40)被布置为通过N将所述第一电压分压到具有低于开关电压最大评定等级的电压电平(VPP1/3)的所述第一电压的按比例缩小版。分压器的N-1个输出抽头被布置为分别地输出具有低于所述第一电压电平分级的相应电平的N-1个第三电压(VPP1/3、VPP2/3)。N-1个最大电压发生器(50、50a)用于生成N-1个第四电压(VMAX1/3、VMAX2/3)，分别地等于所述第二电源电压(VREG_LV)和所述N-1个第三电压(VPP1/3、VPP2/3)的每个的最大值。开关控制单元(140)使用所述N-1个第四电压生成N个控制信号。这些N个控制信号具有在所述第一电压电平和所述第二电压电平之间分级的相应电压电平。此外，N个控制信号的每一个分别地控制所述开关布置(142)的开关中的每一个。
文档编号H03K17/10GK103181079SQ201080069837
公开日2013年6月26日 申请日期2010年10月27日 优先权日2010年10月27日
发明者杰罗姆·昂雅尔贝特, 玛丽安娜·马列兰 申请人:飞思卡尔半导体公司