，根据接收第二行地址RA2来获得所有行地址RA〈0:a>，MRAM执行冗余确定操作的所有剩余部分以及使用行地址RA的除冗余确定操作外的操作。
[0078]图6是示出根据第二实施例的MRAM 10的操作的时序图。首先控制器22从外部电路接收预激活命令P-Act，并且行地址缓冲器23从外部电路接收第一行地址RA1。然后行地址缓冲器23发送第一行地址RA1到熔断器盒20和冗余确定电路21。
[0079]随后，熔断器盒20和冗余判断电路21执行确定存储在熔断器组FS中的故障地址是否与包括在第一行地址RA1中的冗余行地址RA〈x:y>的一部分匹配的冗余确定操作，即熔断器盒20和冗余判断电路21执行冗余确定操作(图6中“PD opl”)的一部分。
[0080]随后，控制器22从外部电路接收激活命令Act。行地址缓冲器23从外部电路接收第二行地址RA2。在这时，获得包括第一行地址RA1和第二行地址RA2的所有行地址RA<0:a>,并且从行地址缓冲器23发送该所有行地址RA〈0:a>到标准行解码器18。此外，将冗余行地址RA〈x:y>的所有剩余部分从行地址缓冲器23发送到熔断器盒20和冗余判断电路21。
[0081]随后，熔断器盒20和冗余判断电路21使用冗余行地址RA〈x:y>来执行冗余确定操作的所有剩余部分(图6中的“RD op2”)。
[0082]随后，标准行解码器18使用行地址RA〈0:a>来激活所选择的字线。如果所选的字线出故障，则采用冗余区域12来替换字线。其后，读出放大器13从存储器单元阵列11读取数据，并且经由ECC电路15将读取数据写入分页缓冲器16。后续操作与第一实施例中的对应操作相同。
[0083](熔断器盒20和冗余判断电路21的配置示例)
[0084]现在将描述熔断器盒20和冗余判断电路21的配置示例。图7是熔断器盒20和冗余判断电路21的电路图。图7的电路部分对应于冗余确定操作的关键路径。减少电路部分所需的处理时间很重要。
[0085]在本实施例中，与包括在第一行地址RA1中的冗余行地址(冗余行地址RA〈x:y>的一部分)对应的熔断器组FS〈0:n>中的第一熔断器组FSl〈0:n>全部地以彼此之间短距离来布置。此外，与包括在第二行地址RA2的冗余行地址(冗余行地址RA〈x:y>的所有剩余部分)对应的熔断器组FS〈0:n>中的第二熔断器组FS2〈0:n>全部地以彼此之间短距离来布置。另外，与早先输入并且涉及相对充分的计算时间的第一行地址RA1对应的第一熔断器组FSl〈0:n>被布置为远离被配置为计算信号ΗΙΤ〈0:η>的电路(异或门53〈0:η>)和被配置为计算信号HITSUMB的电路(异或门54)。与之后输入的第二行地址RA1相对应的第二熔断器组FS2〈0: n>被布置为比第一熔断器组FS1〈0: n>更靠近异或门53〈0: n>和异或门54。
[0086]因此，当输入第二行地址RA2时，与第一行地址RA1相关的冗余确定操作(图7中的“RD opl”)已经完成。结果是在激活命令Act输入后执行的冗余确定操作(图6中的“RD op2”)仅是被布置为靠近异或门54的与第二熔断器组FS相关的运算过程。这实现在输入激活命令Act之后，冗余确定操作所需的时间减少。
[0087](效果)
[0088]如上面详细描述的，根据第二实施例，包括在行地址RA中的第一行地址RA1和第二行地址RA2以分时方法按该顺序被输入到MRAM 10。早先输入的第一行地址RA1被配置成与冗余替换操作相关的冗余地址的一部分。然后在接收第一行地址RA1之后，立刻开始冗余确定操作。
[0089]因此，第二实施例允许在接收到激活命令Act之前执行部分冗余确定操作，实现冗余确定所需时间的明显减少。这实现延迟时间tRCD的减小，因此提高MRAM 10的操作速度。
[0090]此外，对应于第一行地址RA1的第一熔断器组FSl〈0:n>被布置为远离被配置为计算信号ΗΙΤ〈0:η>的电路以及被配置为计算信号HITSUMB的电路。早先实施与第一熔断器组FSl〈0:n>相关的运算过程。这实现与之后输入的第二行地址RA2相关的冗余确定操作所需的时间的进一步减小。
[0091]上面描述的每一个实施例都配置成将整个行地址RA分为两个地址，并且以分时方法输入地址。然而实施例并不局限于这种配置。整个行地址可以分为之后以分时方法输入的三个或多于三个的地址。与此相关的是，冗余行地址可在输入之前被分成两个或多于两个的地址。
[0092]此外，上面描述的每一个实施例都采取MRAM作为半导体存储器装置的示例。然而实施例并不限于MRAM，而可适用于任何其它诸如SDRAM(同步的DRAM)的存储器。
[0093] 虽然已经描述了特定的实施例，但这些实施例仅通过示例的方式而提出，而并非旨在限定本发明的范围。事实上，本文所描述的新颖的实施例可以以各种其它形式体现；此夕卜，可做出以本文所描述实施例的方式的各种省略，替代和修改，而不偏离本发明的精神。所附权利要求及其等价物旨在覆盖如将落入本发明的范围和精神内的这些形式和修改。
【主权项】
1.一种半导体存储器装置，包括: 存储器单元阵列，其包括存储器单元； 冗余区域，其包括用于所述存储器单元阵列中的故障单元的冗余单元； 第一字线，其连接到所述存储器单元阵列； 第二字线，其连接到所述冗余区域； 第一行解码器，其被配置成基于行地址，执行从所述第一字线中选择； 判断电路，其被配置成基于包括在所述行地址中的冗余地址，来确定是否需要采用所述冗余区域的替换操作；以及 第二行解码器，其被配置成基于通过所述判断电路的确定结果，执行从第二字线中选择， 其中，所述行地址包括以分时方法按顺序输入的第一行地址和第二行地址，以及 所述第一行地址包含所有的所述冗余地址。2.如权利要求1所述的装置，其中在输入所述第一行地址后，所述判断电路立即启动确定操作；3.如权利要求1所述的装置，进一步包括熔断器组，所述熔断器组被配置成存储识别连接到所述存储器单元阵列中的所述故障单元的字线的故障地址。 其中所述判断电路确定所述冗余地址是否与存储在所述熔断器组中的所述故障地址中的一个故障地址匹配。4.如权利要求1所述的装置，其中 所述第一行地址与第一命令一起输入，以及 所述第二行地址与第二命令一起输入。5.如权利要求4所述的装置，其中所述第二命令是用于从连接到对应于所述行地址的字线的一组存储器单元中读取数据的激活命令。6.如权利要求1所述的装置，其中所述存储器单元中的每个存储器单元包括磁阻效应元件。7.一种半导体存储器装置，包括: 存储器单元阵列，其包括存储器单元； 冗余区域，其包括用于所述存储器单元阵列中的故障单元的冗余单元； 第一字线，其被连接到所述存储器单元阵列； 第二字线，其被连接到所述冗余区域； 第一行解码器，其被配置成基于行地址执行从所述第一字线中选择； 判断电路，其被配置成基于包括在所述行地址中的冗余地址，来确定是否需要采用所述冗余区域的替换操作；以及 第二行解码器，其被配置成基于通过所述判断电路的确定结果，执行从所述第二字线中选择， 其中所述行地址包括以分时方法按顺序输入的第一行地址和第二行地址；以及 所述第一行地址包括所述冗余地址的一部分。8.如权利要求7所述的装置，其中在输入所述第一行地址之后，所述判断电路立即启动确定操作；9.如权利要求7所述的装置，进一步包括熔断器组，所述熔断器组被配置成存储识别连接到所述存储器单元阵列中的故障单元的字线的故障地址。 其中所述判断电路确定所述冗余地址是否与存储在所述熔断器组中的所述故障地址中的一个故障地址匹配。10.如权利要求9所述的装置，其中 所述熔断器组中的每个熔断器组包括熔断器元件； 包括在所述熔断器组中并且与所述第一行地址相关的第一组熔断器元件被布置为远离被配置为确定地址之间的匹配的运算电路，以及 包括在所述熔断器组中并且与所述第二行地址相关的第二组熔断器元件被布置为比所述第一组熔断器元件更靠近所述运算电路。11.如权利要求7所述的装置，其中 所述第一行地址与第一命令一起输入， 所述第二行地址与第二命令一起输入。12.如权利要求11所述的装置，其中所述第二命令是用于从被连接到对应于所述行地址的字线的一组存储器单元中读取数据的激活命令。13.如权利要求7所述的装置，其中所述存储器单元中的每个存储器单元包括磁阻效应元件。
【专利摘要】根据一个实施例，半导体存储器装置包括：被连接到存储器单元阵列的第一字线；被连接到冗余区域的第二字线；被配置成基于行地址执行从第一字线中选择的第一行解码器；被配置成基于包括在行地址中的冗余地址来确定是否需要采用冗余区域的替代操作的判断电路；被配置成执行从第二字线中选择的第二行解码器；行地址包括以分时方法按顺序输入的第一行地址和第二行地址；第一行地址包括所有的冗余地址。
【IPC分类】G11C11/15, G11C29/00
【公开号】CN105378851
【申请号】CN201480017098
【发明人】藤田胜之
【申请人】株式会社东芝
【公开日】2016年3月2日
【申请日】2014年3月11日
【公告号】US9111624, US20140286086, US20150318061, WO2014148404A1