形成至少一个导电元件的方法，形成半导体结构的方法，形成存储器单元的方法以及相关 ...的制作方法
【专利摘要】本发明揭示形成半导体结构和存储器单元的例如互连件和电极等导电元件的方法。所述方法包括：在至少一个开口的一部分中形成第一导电材料和包含银的第二导电材料；以及执行抛光工艺，从而以所述第一导电材料和所述第二导电材料中的至少一者填充所述至少一个开口。可执行退火工艺以形成银与材料的混合物或合金。所述方法使得能够形成具有减小的尺寸(例如，小于约20nm)的含银导电元件。所得导电元件具有所要的电阻率。举例来说，所述方法可用于形成用于电连接有源装置的互连件且用于形成存储器单元的电极。还揭示包括此导电结构的半导体结构和存储器单元。
【专利说明】形成至少一个导电元件的方法，形成半导体结构的方法，形成存储器单元的方法以及相关的半导体结构
[0001]优先权主张
[0002]本申请案主张2011年3月17日所申请的“形成至少一个导电元件的方法，形成半导体结构的方法，形成存储器单元的方法以及相关的半导体结构(METHODS OF FORMINGAT LEAST ONE CONDUCTIVE ELEMENT.METHODS OF FORMING A SEMICONDUCTOR STRUCTURE.METHODS OF FORMING A MEMORY CELL AND RELATED SEMICONDUCTOR STRUCTURES) ” 的第13/050, 725号美国专利申请案的权利。
【技术领域】
[0003]本发明的实施例涉及形成半导体装置的导电元件的方法，且另外涉及包括这些导电元件的半导体结构。
【背景技术】
[0004]集成电路(IC)为数以千计的电子系统中的关键组件，大体上包括制造于共同基座或衬底上的电组件的互连网络。导电互连件用于电连接例如电容器或晶体管的半导体装置，或用于界定例如计算机存储器或微处理器的特定1C。导电互连件的质量极大影响了 IC的总体可制造性、性能和寿命。因此，用于形成导电互连件的材料日益增强对集成电路的性能、密度和可靠度的限制的确定。
[0005]举例来说，互连件的电导率对集成电路(IC)的操作速度极为重要。因为铝(Al)和铝合金具有低电阻率且容易粘附到层间电介质材料(例如，二氧化硅(SiO2)),所以铝(Al)和铝合金已广泛用作半导体装置中的互连材料。遗憾的是，铝容易受到腐蚀且对电迁移具有弱抗性，如此便增加因孔隙而形成开路或形成短路的可能性。
[0006]为了提高所述导电互连件的性能、可靠度和密度，正研究铝和铝合金的替代金属。为了提高布线中的电导率，已提议使用铜(Cu)和铜合金来形成导电互连件。然而，铜快速扩散穿过许多常规电介质材料而形成不良氧化铜化合物。此外，铜无法良好地粘附到常规电介质材料或从身。
[0007]银(Ag)还被提议作为含铝导电互连件的替代物且银(Ag)在用作可编程存储器单元的电极(例如，导电桥式随机存取存储器(CBRAM)单元的电极)中的电化学活性材料时日益重要。银具有极低的电阻率，但归因于当前可用的沉积技术上的限制，难以在窄的间隙(例如，具有20nm或20nm以下的尺寸之间隙)中沉积。尽管可通过溅镀(物理)沉积技术来沉积银，但这些技术并不适用于以银填充窄之间隙。此外，归因于在升高的温度下的粘附问题和聚结，难以通过银形成互连件。因为银为抗干式蚀刻工艺的，所以用于形成半导体导电元件(例如，互连件和电极)的常规技术不适用于由银制成这些导电元件。
【发明内容】
[0008]在一项实施例中，本发明包括形成至少一个导电元件的方法。此方法可包括:在包含由电介质材料的侧壁界定的至少一个开口的结构上方形成第一导电材料；在所述第一导电材料上方形成包含银的第二导电材料；以及将所述结构退火以形成包含所述第一导电材料和所述第二导电材料的至少一部分的材料。
[0009]形成所述导电元件的方法还可包括:在包含由电介质材料的侧壁界定的至少一个开口的结构的表面上方形成包含银的导电材料；在所述导电材料上方形成另一导电材料；以及执行抛光工艺以实质上将所述导电材料和所述另一导电材料中的至少一者再分配到所述至少一个开口的未填充区域中。
[0010]在另一实施例中，本发明包括一种形成半导体结构的方法。所述方法可包括:移除上覆于衬底上的电介质材料的一部分以在所述电介质材料中形成至少一个开口 ；在所述电介质材料和所述至少一个开口的所暴露表面上方形成第一导电材料；在所述材料上方形成包含银的第二导电材料；保持所述至少一个开口的一部分未填充；以及执行抛光工艺以实质上填充所述至少一个开口的所述未填充部分。
[0011]在又一实施例中，本发明包括一种形成存储器单元的方法。所述方法包括:在包含上覆于第一电极上的至少一个开口的结构的表面上方形成第一导电材料；在所述第一导电材料上方形成存储器材料；在所述材料上方形成包含银的第二导电材料；保持所述至少一个开口的一部分未填充；以及执行一工艺以实质上以所述第一导电材料和所述第二导电材料填充所述至少一个开口。
[0012]形成所述存储器单元的方法还可包括:在由上覆于第一电极上的至少一个开口暴露的存储器材料的表面上方形成包含银的第一导电材料；在所述第一导电材料上方形成第二导电材料；保持所述至少一个开口的一部分未填充；以及执行一工艺以实质上以所述第一导电材料和所述第二导电材料填充所述至少一个开口。
[0013]在又一实施例中，本发明包括一种半导体结构。所述半导体可包括:导电结构，其上覆于电极上；硫族化物材料和氧化物材料中的至少一者，其与所述导电结构接触；以及导电材料，其上覆于所述硫族化物材料上，所述导电材料包含银和包含另一材料的至少一个区域。
[0014]在另一实施例中，本发明包括存储器单元。所述存储器单元可包括:存储器材料，其上覆于电极上；以及导电材料，其包含银和另一材料，所述导电材料上覆于所述存储器材料上且安置于至少一个开口中。
【专利附图】
【附图说明】
[0015]图1A到图1E为根据本发明的实施例的半导体结构的部分横截面图且说明一种形成互连件的方法；
[0016]图2A到图2E为根据本发明的实施例的半导体结构的部分横截面图且说明另一种形成互连件的方法；
[0017]图3A为导电桥式随机存取存储器(CBRAM)单元的部分横截面图；以及
[0018]图3B到图3D为根据本发明的实施例的半导体结构的部分横截面图且说明一种形成图3A中所展示的CBRAM单元的方法。
【具体实施方式】[0019]揭示形成例如互连件和电极的导电元件的方法，还揭示形成包括这些导电元件的半导体结构和存储器装置的方法。所述导电元件由银材料(例如，银或银合金)形成。因为银以及与其它材料形成的合金和混合物具有低的电阻率，所以所述导电元件的电阻率可小于或等于由铜形成的导电元件的电阻率。此外，银合金或银混合物的使用可实质上减少或消除在包括这些导电元件的半导体处理的稍后阶段进行的热处理动作期间与银相关联的聚结的问题。使用银、银合金或银混合物还可使窄的开口(例如，具有小于约20nm的至少一个尺寸的开口)能够得以填充。
[0020]如本文中所使用，术语“合金”意指且包括:多种材料(例如，金属或非金属)的均质混合物或固体溶液，所述材料中的一者的若干原子占用所述材料中的另一者的若干原子之间的填隙位置。举例来说且并非限制，合金可包括银与选自钼、铝、锡、铜、铱、钛、镍、钴、钌和铑的金属的混合物。
[0021]如本文中所使用，术语“混合物”意指且包括:通过混合多种金属或金属与非金属而形成的材料。举例来说且并非限制，混合物可包括银与例如钨的金属的混合物。
[0022]如本文中所使用，术语“衬垫”意指且包括:上覆于至少一种材料的表面上的任何结构。举例来说且并非限制，衬垫可包括安置于另一材料上方的一层材料。
[0023]如本文中所使用，术语“粘附材料”意指且包括:经选择以促进第一材料粘附到紧邻所述第一材料的第二材料的材料。
[0024]如本文中所使用，术语“硫族化物”意指且包括:包括来自元素周期表的第VIA族(还标识为第16族)的元素的材料(其包括玻璃或结晶材料)。通常称作“硫族元素”的第VIA族元素包括硫⑶、硒(Se)、碲(Te)、针(Po)和氧(O)。硫族化物的实例包括(但不限于)硒化锗(GeSe)、硫化锗(GeS)、碲化锗(GeTe)、硒化铟(InSe)和硒化锑(SbSe)。尽管示范性硫族化物具有每一元素一个原子的化学计量，但硫族化物可具有其它化学计量。
[0025]如本文中所使用，术语“再分配”意指且包括:将一种材料敷设或涂抹于表面各处且将其敷设或涂抹到结构中的部分填充、加衬垫的或先前未填充的开口(例如，通孔、渠沟)中，从而以所述材料填充或实质上填充所述开口。
[0026]如本文中所使用，术语“衬底”意指且包括:在上面形成其它材料的基底材料或构造。衬底可为半导体衬底、支撑结构上的基底半导体层、金属电极或上面形成有一个或一个以上层、结构或区域的半导体衬底。衬底可为包含一层半导电材料的常规娃衬底或另一块状衬底。如本文中所使用，术语“块状衬底”意指并包括:硅晶片；以及例如蓝宝石上硅(“S0S”)衬底和玻璃上硅(“S0G”)衬底的绝缘体上硅(“SOI”)衬底；基底半导体基座上的硅磊晶层；以及例如硅锗、锗、砷化镓、氮化镓和磷化铟的其它半导体或光电子材料。衬底可为掺杂的或未掺杂的。
[0027]以下描述提供例如材料类型和处理条件的特定细节以便提供本发明的实施例的透彻描述。然而，所属领域的技术人员应理解，可在不使用这些特定细节的情况下实践本发明的实施例。实情为，本发明的实施例可与工业中所使用的常规半导体制造技术一起实践。此外，下文中所提供的描述不形成用于制造半导体装置的完整工艺流程。下文中所描述的半导体结构未必形成完整半导体装置。下文仅详细描述理解本发明的实施例所必需的那些工艺动作和结构。可通过常规制造技术来执行由半导体结构形成完整半导体装置的额外动作。[0028]图1A到图1E为说明一种形成互连件的方法的实施例的半导体结构100的简化的部分横截面图。参看图1A，半导体结构100可包括上覆于衬底102上的材料104中的开口106。举例来说，可由氮化硅(Si3N4)、二氧化硅(SiO2)或氮氧化硅(SiOxNy)形成材料104。可使用例如化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺的常规沉积工艺而在衬底102上方形成材料104。
[0029]半导体结构100可任选地包括在材料104与衬底102之间的电极材料108 (以虚线展示)。可由例如钨(W)、钼(Pt)、氮化钛(TiN)或镍(Ni)等导电材料形成电极材料108。可使用例如化学气相沉积工艺或原子层沉积工艺等常规沉积工艺在衬底102上方形成电极材料108。尽管图1A到图1E指示存在电极材料108，但应理解，电极材料108为任选的且材料104可在开口 106至少部分地延伸穿过材料104的情况下与衬底102直接接触。
[0030]可通过使用例如集成电路制造技术中已知的常规光刻技术(例如，屏蔽和蚀刻)来移除材料104的一部分而形成开口 106。以非限制性实例来说明，开口 106可纵向延伸到图1A的平面中。移除材料104的所述部分可暴露材料104的表面或(如果存在)电极材料108的表面。举例来说且并非限制，开口 106可具有小于约IOOnm且更特定来说小于约20nm的宽度wl。开口 106的纵横比可介于约1:1与约20: I之间，且更特定来说，介于约5: I与约10: I之间。图1A和以下图式中所展示的组件是出于说明的目的而绘制且不应理解为按比例绘制。
[0031]参看图1B，可在半导体结构100的表面(即，材料104和(如果存在)电极材料108的所暴露表面)上方形成衬垫材料110。举例来说，可在开口 106内暴露的表面(即，材料104的所暴露侧壁和(如果存在)电极材料108的所暴露表面)和材料104的所暴露的、未凹入表面上方形成衬垫材料110。在其中存在电极材料108的实施例中，可由促进粘附到电极材料108且使电极材料108中的接触电阻减小或提供两种特性的材料形成衬垫材料110。举例来说，可由钼(Pt)、钽(Ta)、铝(Al)、锡(Sn)、铜(Cu)、铱(Ir)、钛(Ti)、镍(Ni)、钴(Co)、钌(Ru)和铑(Rh)中的至少一者形成衬垫材料110。可使用例如化学气相沉积工艺、物理气相沉积工艺或溅镀工艺等常规沉积工艺来形成衬垫材料110。举例来说且并非限制，衬垫材料110可形成为介于约0.5nm与约20nm之间且更特定来说介于约Inm与约5nm之间的厚度。
[0032]参看图1C，可在衬垫材料110上方形成导电材料112。可使用例如物理气相沉积工艺或物理沉积工艺的常规沉积工艺而由银(Ag)或银(Ag)合金或银(Ag)混合物形成导电材料112。常规气相沉积工艺(例如，化学气相沉积和物理气相沉积)无法有效地在窄的开口(例如，具有小于或等于20nm的至少一个尺寸的开口)中沉积银。因此，在开口 106的至少一个尺寸(即，宽度wl)小于或等于约20nm的实施例中，可使用溅镀工艺以在开口106内形成导电材料112。以非限制性实例来说明，可实质上在衬垫材料110的整个所暴露表面上方保形地沉积导电材料112。导电材料112可形成有足以至少部分地填充开口 106的剩余部分的厚度。如图1C中所展示，在半导体结构100上形成导电材料112之后，可保持开口 106的一部分未填充(B卩，未填充区域116)。举例来说且并非限制，导电材料112可由银形成且具有介于约5nm与约30nm之间且更特定来说介于约IOnm与约20nm之间的厚度。
[0033]可基于材料的所要比率来选择衬垫材料110和导电材料112的厚度。在衬垫材料110包括钼且导电材料112包括银的实施例中，衬垫材料110对导电材料112的比率可小于或等于约I到2。
[0034]参看图1D，在衬垫材料110 (以虚线展示)包括与导电材料112形成合金的材料的实施例中，可任选地执行退火工艺以形成衬垫材料110与导电材料112的合金。通过使衬垫材料110和导电材料112反应，而形成金属间化合物。举例来说，导电材料112可包括银，衬垫材料110可包括例如钼、铝、锡、铜、铱、钛、镍、钴、钌和铑的至少一种材料，所述至少一种材料与银反应以形成合金。举例来说且并非限制，所述退火工艺可包括将半导体结构100暴露到介于约100°C与约500°C之间的温度，且更特定来说，暴露到约200°C的温度。在所述退火工艺期间，可在导电材料112与材料104之间的界面处形成包括合金的材料114(以虚线展示)，材料104下伏于导电材料112的剩余(即，未合金化)部分下。合金可包括衬垫材料110与导电材料112的实质上均质的混合物或可为包括具有衬垫材料110对导电材料112的不同比率的区域的异质混合物。在衬垫材料110包括钼且导电材料112包括银的实施例中，半导体结构100可暴露到约200°C的温度以使得钼和银组合以形成银-钼合金。衬垫材料110可至少实质上完全与导电材料112合金化以形成材料114，或衬垫材料110的一部分可保留在材料114与材料104和电极材料108 (如果存在)的表面之间的界面处。
[0035]在衬垫材料110由不与导电材料112形成合金的材料形成的实施例中，可跳过退火工艺，且衬垫材料110可保留在导电材料112与材料104和(如果存在)电极材料108之间的界面处(如图1C中所展示)。举例来说，导电材料112可包括银且衬垫材料110可包含钽，且钽可安置于银与材料104和(如果存在)电极材料108之间。
[0036]可使半导体结构100的所暴露表面经受材料移除工艺，例如，呈例如化学机械抛光(CMP)工艺或机械抛光工艺的形式的所谓的抛光工艺，从而形成如图1E中所展示的互连件120。举例来说，所使用的工艺可用于移除衬垫材料110、导电材料112和(如果存在)上覆于材料104上的材料114(图1D)中的每一者的部分。此外，所述工艺可用于将导电材料112、衬垫材料110和材料114 (如果存在)中的至少一者再分配到开口 106的未填充区域116(图1D)中，从而实质上完全填充开口 106。在不欲受任何特定理论约束的情况下，据信，可在抛光工艺期间将例如导电材料112以及(任选地)衬垫材料110和材料114的延展性材料机械推动或再分配到空隙(例如，未填充区域116)中，从而填充开口 106的未填充区域116。然而，在抛光工艺期间施加于延展性材料上的机械应力可使延展性材料被拉出开口 106。可通过保持开口 106的一部分未填充且通过提高导电材料112与下伏材料(即，材料104或(如果存在)电极材料108)之间的粘附来实质上减小或消除这些机械应力。举例来说，在导电材料112由展现与下伏区域(例如，电极材料108)的低劣粘附的材料(例如，银)形成的实施例中，衬垫材料110可实质上提高导电材料112与下伏区域之间的粘附，从而阻止导电材料112因机械应力而从开口 106移除。
[0037]所述抛光工艺可为使用常规化学机械抛光设备和浆料执行的化学机械抛光工艺，所述抛光工艺使延展性材料(例如，导电材料112和(任选地)衬垫材料110)能够再分配到开口 106的未填充区域116中以形成互连件120。此浆料可为例如呈中性或弱碱性pH值的基于氧化铝的浆料，所述浆料实质上无氧化剂。所述抛光工艺还可为使用常规化学机械抛光设备和水(例如，去离子水)代替化学浆料执行的机械抛光工艺。在不添加化学蚀刻剂的情况下，将水用作抛光工艺中的液体组份可使导电材料112和衬垫材料110(如果存在)能够再分配到开口 106的未填充区域中而不实质上移除这些材料。
[0038]在形成互连件120之后，可任选地执行另一退火工艺。举例来说且并非限制，此退火工艺可包括将图1E的半导体结构100暴露到介于约100°C与约500°C之间且更特定来说约200°C的温度。所述退火工艺可导致形成如先前论述的互连件120(导电材料112和衬垫材料110)的材料的合金。退火之后，互连件120可包括导电材料112、衬垫材料110和合金的区域或可实质上包括所述合金。
[0039]为了简单起见，参看图1A到图1E所描述的方法说明一种形成单一互连件120的方法。然而，如所属领域的技术人员将理解，可使用参看图1A到图1E所描述的方法而形成多个互连件或金属布线的网络(例如，金属化层)。如所属领域的技术人员将理解，互连件120可存在于各种半导体装置中。举例来说，互连件120可用于电连接有源装置，例如，晶体管、电容器等。互连件120可包括电连接这些有源装置的金属布线的网络的一部分。
[0040]图2A到图2E为说明另一种形成互连件的方法的实施例的半导体结构200的简化的部分横截面图。如图2A中所展示，可形成半导体结构200，半导体结构200包括上覆于衬底202上的材料204中的开口 206。开口 206可具有小于约IOOnm且更特定来说小于约20nm的宽度w2。开口 206可暴露材料204或(如果存在)任选电极材料208的表面，任选电极材料208安置于材料204与衬底202之间。可使用用于形成图1A中所展示的半导体结构100的实质上相同的方法而形成图2A中所展示的半导体结构200。尽管图2A到图2E指示存在电极材料208，但应理解，电极材料208为任选的且材料204可在开口 206至少部分地延伸穿过材料204的情况下与衬底202直接接触。
[0041]参看图2B，可在半导体结构200上方(即，材料204和(如果存在)电极材料208中的每一者的所暴露表面上方)形成导电材料212。可使用例如化学气相沉积工艺、物理气相沉积工艺或物理沉积工艺的常规沉积工艺而由银(Ag)或银(Ag)合金形成导电材料212。常规气相沉积工艺(例如，化学气相沉积和物理气相沉积)无法有效地在窄的开口(例如，具有小于或等于20nm的至少一个尺寸的开口)中沉积银。因此，在开口 206的至少一个尺寸(即，宽度w2)小于或等于约20nm的实施例中，可使用溅镀工艺以在开口 206内形成导电材料212。以非限制性实例来说明，可实质上在半导体结构200的整个所暴露表面上方保形地沉积导电材料212。导电材料212可形成有足以至少部分地填充开口 206的厚度。在沉积导电材料212之后，可保持开口 206的一部分未填充(S卩，未填充区域216)。举例来说且并非限制，导电材料212可由银形成且具有介于约5nm与约30nm之间且更特定来说介于约IOnm与约20nm之间的厚度。
[0042]参看图2C，可在导电材料212的表面上方形成衬垫材料210。如将进一步详细论述，可由促进粘附到可形成于完成的互连件上方的上电极(未图示)和/或使所述上电极中的接触电阻减小的材料形成衬垫材料210。举例来说，可由钼、招、锡、铜、铱、钛、镍、钴、钌和铑中的至少一者形成衬垫材料210。可使用例如化学气相沉积工艺、物理气相沉积工艺或溅镀工艺的常规沉积工艺而形成衬垫材料210。如图2C中所展示，在导电材料212上方形成衬垫材料210之后，可保留开口 206的未填充区域216的一部分。举例来说且并非限制，衬垫材料210可形成有介于约0.5nm与约20nm之间且更特定来说介于约Inm与约5nm之间的厚度。
[0043]可基于材料的所要比率来选择衬垫材料210和导电材料212的厚度。在衬垫材料210包括钼且导电材料212包括银的实施例中，衬垫材料210对导电材料212的比率可小于或等于约I到2。
[0044]参看图2D，在衬垫材料210 (以虚线展示)包括与导电材料212形成合金的材料的实施例中，可任选地执行退火工艺以形成导电材料212与衬垫材料210的合金。举例来说，导电材料212可包括银，衬垫材料210可包括例如钼、铝、锡、铜、铱、钛、镍、钴、钌和铑的至少一种材料，所述至少一种材料与银反应以形成合金。举例来说且并非限制，所述退火工艺可包括将半导体结构200暴露到介于约100°C与约500°C之间且更特定来说约200°C的温度。在所述退火工艺期间，可转化导电材料212和衬垫材料210的至少一部分以形成包括合金的材料214 (以虚线展示)。材料214中的合金可包括衬垫材料210和导电材料212的实质上均质的混合物，或可为包括具有衬垫材料210对导电材料212的不同比率的区域的异质混合物。在衬垫材料210包括钼且导电材料212包括银的实施例中，半导体结构200可暴露到约200°C的温度以使得钼和银组合以形成银-钼合金。衬垫材料210可至少实质上完全与导电材料212合金化以形成材料214，或衬垫材料210的一部分可保持上覆于材料214 上。
[0045]在衬垫材料210由不与导电材料212形成合金的材料形成的实施例中，可跳过退火工艺，且衬垫材料210可保留在导电材料212上方(如图2C中所展示)。举例来说，导电材料212可包括银且衬垫材料210可包含钽，且钽可安置于银上方。
[0046]可使半导体结构200的所暴露表面经受材料移除工艺，例如，呈化学机械抛光(CMP)工艺或机械抛光工艺的形式的所谓的抛光工艺，从而形成如图2E中所展示的互连件220。举例来说，所使用的工艺可用于移除导电材料212和(如果存在)材料114和/或上覆于材料204上的衬垫材料210 (图2D)中的每一者的部分。此外，所述抛光工艺可用于将导电材料212、材料214和/或衬垫材料210中的至少一者再分配到开口 206的未填充区域216(图2D)中，从而实质上完全填充开口 206。在不欲受任何特定理论约束的情况下，据信，可在抛光工艺期间将延展性材料(例如，导电材料212以及(任选地)衬垫材料210和/或材料214)机械推动或再分配到空隙(例如，开口 206的未填充区域216)中，从而填充开口 206的未填充区域216。然而，在抛光工艺期间施加于延展性材料上的机械应力可使延展性材料被拉出开口 206。可通过保持开口 206的一部分未填充且通过提高导电材料212与下伏材料(即，材料204或(如果存在)电极材料208)之间的粘附来实质上减小或消除这些机械应力。如先前参看图1E所论述，所述抛光工艺可为化学机械抛光工艺或机械抛光工艺。
[0047]在形成互连件220之后，可任选地执行另一退火工艺。举例来说且并非限制，所述退火工艺可包括将半导体结构200暴露到介于约100°C与约500°C之间的温度，更特定来说，暴露到约200°C的温度。所述退火工艺可导致形成如先前论述的导电材料212与衬垫材料210的合金。退火之后，互连件220可包括导电材料212、衬垫材料210和合金的区域或可实质上包括所述合金。
[0048]为了简单起见，参看图2A到图2E所描述的方法说明一种形成单一互连件220的方法。然而，如所属领域的技术人员将理解，可使用参看图2A到图2E所描述的方法而形成多个互连件或金属布线的网络(例如，金属化层)。如所属领域的技术人员将理解，互连件220可存在于各种半导体装置中。举例来说，互连件220可用于电连接有源装置，例如，晶体管、电容器等。互连件220可包括电连接这些有源装置的金属布线的网络的一部分。
[0049]图3A到图3D为半导体结构300的简化的部分横截面图，其说明一种形成半导体装置的导电元件(例如，导电桥式随机存取存储器(CBRAM)装置的电极311)的方法的实施例。CBRAM可包括多个存储器单元，所述多个存储器单元中的一者展示于图3A中。CBRAM单元330可包括存储器材料309，所述存储器材料309安置于第一电极308与第二电极311之间。举例来说，如将进一步详细描述，存储器材料309可安置于下伏材料的表面上方或开口 306的所暴露表面上方。存储器材料309和第二电极311可上覆于导电结构303上，所述导电结构303提供第一电极308与第二电极311之间的电连接。第二电极311可由银形成。
[0050]尽管不欲受任何特定理论约束，但据信，归因于导电桥的选择性形成和分解而发生CBRAM单元330的操作，所述导电桥是通过银电迁移到存储器材料309中而形成。因此，在第二电极311的沉积期间，控制银离子扩散到存储器材料309中是重要的。
[0051]图3B到图3D说明一种形成图3A中所展示的CBRAM单元330的方法的实施例。如图3B1中所展示，可形成半导体结构300，半导体结构300包括电介质材料304中的开口306，开口 306上覆于层间电介质材料305中的导电结构303上，所述层间电介质材料305上覆于第一电极308上。可由例如钨、钼、氮化钛(TiN)或镍等导电材料形成第一电极308。可使用例如化学气相沉积工艺或原子层沉积工艺等常规沉积工艺在衬底(未展示)上方形成第一电极308。半导体结构300可包括存储器材料309，所述存储器材料309上覆于导电结构303和层间电介质材料305的表面上。
[0052]可由例如氮化硅、二氧化硅或氮氧化硅形成层间电介质材料305。可使用例如化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺等常规沉积工艺在第一电极308上方形成层间电介质材料305。
[0053]可由例如氮化钛、钨、氮化钨、钽和氮化钽中的至少一者的导电材料形成导电结构
303。可形成导电结构303，使的与第一电极308电连接。可使用常规技术而在层间电介质材料305中形成导电结构303，所述常规技术的细节为此项技术中已知且因此本文中未对其进行详细描述。举例来说，可使用常规金属镶嵌工艺以通过以下步骤在层间电介质材料305中形成导电结构303 ;在层间电介质材料305中形成渠沟；在层间电介质材料305上方形成导电材料以填充所述渠沟；以及执行化学机械抛光(CMP)工艺以移除上覆于层间电介质材料305上的导电材料的部分。
[0054]可由例如硒化锗或硫化锗的硫族化物材料或例如高k氧化物材料的氧化物材料形成存储器材料309。适合的高k电介质材料的实例包括(但不限于)二氧化硅、氧化钽、氧化钛、氧化氮、氧化锆和氧化铪。举例来说，可使用例如物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺的常规沉积工艺而沉积存储器材料309。
[0055]可由例如氮化硅、正硅酸四乙酯(TEOS)、二氧化硅或氮氧化硅形成电介质材料
304。可使用例如化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺的常规沉积工艺而在层间电介质材料305和导电结构303上方形成电介质材料304。在一些实施例中，电介质材料304可形成为单体结构。在其它实施例中，电介质材料304可形成为包括如以虚线所展示的多个材料304A、材料304B、材料304C的堆叠结构。举例来说，可由氮化硅形成材料304A和材料304C且可由正硅酸四乙酯形成材料304B。[0056]可通过使用例如集成电路制造技术中已知的常规光刻技术(例如，屏蔽和蚀刻)来移除电介质材料304的一部分而在电介质材料304中形成开口 306。经移除以形成开口306的电介质材料304的部分可上覆于导电结构303上以使得开口 306暴露导电结构303的表面和(任选地)邻接导电结构303的所述表面的层间电介质材料305的表面。举例来说且并非限制，开口 306可具有小于约IOOnm且更特定来说小于约20nm的宽度w3。
[0057]参看图3B2，在形成电介质材料304和在电介质材料304中形成开口 306之后，可或者在电介质材料304的侧壁以及导电结构303和层间电介质材料305的表面上方形成存储器材料309。如先前参看图3B1所论述，可使用例如物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺的常规沉积工艺而由例如硒化锗或硫化锗的硫族化物材料或例如高k氧化物材料的氧化物材料形成存储器材料309。
[0058]在沉积存储器材料309之后，可任选地执行退火工艺。举例来说且并非限制，所述退火工艺可包括将半导体结构300暴露到介于约100°C与约500°C之间的温度，且更特定来说，暴露到约200°C的温度。
[0059]如图3C中所展示，可在存储器材料309上方形成包括银的导电材料312。为了简单起见，半导体结构300展示有存储器材料309 (以虚线展示)，所述存储器材料309安置于开口 306中的表面上方和电介质材料304的表面上方。然而，如所配置，存储器材料309还可安置在层间电介质材料305与电介质材料304之间，如图3B1中所展示。
[0060]使用例如物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺的常规气相沉积工艺形成银可在形成第二电极311期间导致银不良扩散到存储器材料309中。银的此扩散可导致CBRAM装置的单元间操作的变化性。因此，可使用常规溅镀工艺而由银(Ag)或银合金形成导电材料312。举例来说且并非限制，可实质上在存储器材料309的整个所暴露表面上方保形地沉积导电材料312。导电材料312的厚度可使得开口 306的一部分保持未填充(即，未填充区域316)。举例来说且并非限制，导电材料312可形成有介于约IOnm与约20nm之间的厚度。
[0061]参看图3D，可在导电材料312的表面上方形成衬垫材料310。举例来说，可由钼、钽、铝(Al)、铅(Sb)、铜、铱、钛、镍、钴、钌和铑中的至少一者形成衬垫材料310。可使用例如化学气相沉积工艺、物理气相沉积工艺或溅镀工艺的常规沉积工艺来形成衬垫材料310。举例来说且并非限制，衬垫材料310可形成有介于约0.5nm与约20nm之间且更特定来说介于约Inm与约5nm之间的厚度。
[0062]从不需要的区域移除银可为复杂的，这是因为当前尚未有相对于其它材料选择性地移除银的蚀刻剂。因此，如参看图3D所描述，通过使半导体结构300的所暴露表面经受抛光工艺，可将材料(即，导电材料312和衬垫材料310)从电介质材料304的上表面推动或再分配到空隙(例如，开口 306的未填充区域316)中。在抛光工艺期间，可填充未填充区域316 (图3C和图3D)以形成图3A中所展示的第二电极311。任选地，可接着执行退火工艺以形成导电材料312与衬垫材料310的合金。举例来说，在衬垫材料310包含钼、铝(Al)、铅(Sb)、铜、铱、钛、镍、钴、钌和铑的实施例中，可执行退火工艺以形成合金。在沉积导电材料312之前执行退火工艺的实施例中，可在此阶段跳过退火工艺。所述退火工艺可包括将半导体结构300暴露到介于约100°C与约500°C之间且更特定来说约200°C的温度。举例来说且并非限制，可由银形成导电材料312，可由钼形成衬垫材料310且可在退火工艺期间形成银-钼合金。大多数合金或实质上全部合金可位于与存储器材料309的表面相对的互连件320的区域中以使得与存储器材料309接触或邻接存储器材料309的互连件320的区域实质上包括银。
[0063]在图3A到图3D中，在CBRAM单元330中说明形成含银导电元件（即，第二电极311)的方法的实施例。然而，如所属领域的技术人员将理解，这些方法还可用于在众多半导体结构和装置中形成其它导电元件。
[0064]实例
[0065]实例I
[0066]在上覆于硅晶片的二氧化硅材料中形成多个渠沟。所述多个渠沟各自具有约50nm的深度。使用常规溅镀工艺而在所述硅晶片的表面上方沉积银。使用常规溅镀涂布机执行所述溅镀工艺。在所述硅晶片的表面上方溅镀银约两分钟，在此时间期间，银的厚度达到约15nm。接着使用溅镀涂布机在银上方形成钼。在所述硅晶片的表面上方溅镀钼约30秒，在此时间期间，钼的厚度达到约6nm。
[0067]使用去离子水和常规抛光垫来对上面有银和钼的硅晶片执行机械抛光工艺。在机械抛光工艺期间不使用化学浆料。使用约100RPM的垫转速来抛光钼的表面。在机械抛光工艺之后，使用扫描电子显微镜（SEM)而观察到：所述渠沟实质上以材料（例如，银和钼）填充。
[0068]接着使用常规工业烘箱执行退火工艺。将所述工业烘箱设定到200°C且将上面有银和钼的硅晶片放置于所述工业烘箱中约10分钟。得到确认的是，后退火的银-钼合金实质上为平滑的，具有低阻值。
[0069]尽管本发明易受到各种修改和具有各种替代形式，但特定实施例已通过实例在图式中加以展示且已在本文中加以详细描述。然而，本发明并不意欲限于所揭示的特定形式。实情为，本发明欲涵盖落入如通过随附权利要求书和其法定等效物界定的本发明的范围内的所有修改、等效物和替代物。
【权利要求】
1.一种形成半导体结构的方法，其包含: 在包含由电介质材料的侧壁界定的至少一个开口的结构上方形成第一导电材料； 在所述第一导电材料上方形成第二导电材料；以及 进行下列操作中的至少一者:将所述结构退火以形成包含所述第一导电材料和所述第二导电材料的至少一部分的材料；以及执行抛光工艺以实质上将所述第一导电材料和所述第二导电材料中的至少一者再分配到所述至少一个开口的未填充区域中。
2.根据权利要求1所述的方法，其中在包含由电介质材料的侧壁界定的至少一个开口的结构上方形成第一导电材料包含:在所述电介质材料的所述侧壁上方和在所述侧壁之间的电极的表面上方形成所述第一导电材料。
3.根据权利要求1所述的方法，其中在包含由电介质材料的侧壁界定的至少一个开口的结构上方形成第一导电材料包含:在具有小于约20nm的至少一个尺寸的所述至少一个开口上方形成所述第一导电材料。
4.根据权利要求1所述的方法，其中在所述第一导电材料上方形成第二导电材料包含:在所述第一导电材料上方形成银而并不实质上填充所述至少一个开口。
5.根据权利要求1所述的方法，其中将所述结构退火以形成包含所述第一导电材料和所述第二导电材料的至少一部分的材料包含:将所述结构退火以形成包含银和钽的混合物的材料。
6.根据权利要求1所述的方法，其中将所述结构退火以形成包含所述第一导电材料和所述第二导电材料的至少一部分的材料包含:将所述结构退火以形成包含由银与钼、铝、锡、铜、铱、钛、镍、钴、钌和铑`中的至少一者组成的合金的材料。
7.根据权利要求1所述的方法，其中将所述结构退火以形成包含所述第一导电材料和所述第二导电材料的至少一部分的材料包含:将所述结构暴露到介于约200°C与约600°C之间的温度。
8.根据权利要求1所述的方法，其中执行抛光工艺以实质上将所述第一导电材料和所述第二导电材料中的至少一者再分配到所述至少一个开口的未填充区域中包含下列操作中的至少一者:以所述第一导电材料和所述第二导电材料中的至少一者来实质上填充所述至少一个开口 ；以及将材料从邻接所述至少一个开口的所述电介质材料的表面移除。
9.根据权利要求1所述的方法，其中执行抛光工艺以将所述第一导电材料和所述第二导电材料中的至少一者再分配到所述至少一个开口的未填充区域中包含:使用由水组成的液体组份来执行所述抛光工艺。
10.根据权利要求1所述的方法，其进一步包含在包含由所述电介质材料的侧壁界定的所述至少一个开口的所述结构上方形成存储器材料。
11.根据权利要求10所述的方法，其中在所述结构上方形成存储器材料包含:在所述结构上方形成硫族化物材料和氧化物材料中的至少一者。
12.根据权利要求10所述的方法，其中在所述结构上方形成存储器材料包含:在所述结构上方形成硫化锗、硒化锗、二氧化硅、氧化钽、氧化钛、氧化氮、氧化锆，和氧化铪中的至少一者。
13.根据权利要求1所述的方法，其中在包含由电介质材料的侧壁界定的至少一个开口的结构上方形成第一导电材料包含:形成具有介于1:1与约20: I之间的纵横比的所述至少一个开口。
14.根据权利要求1所述的方法，其中在结构上方形成第一导电材料包含:在所述结构上方形成包含银的所述第一导电材料。
15.根据权利要求1所述的方法，其中在结构上方形成第一导电材料包含:在所述结构上方形成包含钼、钽、铝、锡、铜、铱、钛、镍、钴、钌和铑中的至少一者的所述第一导电材料。
16.根据权利要求1所述的方法，其中在所述第一导电材料上方形成第二导电材料包含:在所述第一导电材料上方形成包含银的所述第二导电材料。
17.根据权利要求1所述的方法，其中在所述第一导电材料上方形成第二导电材料包含:在所述第一导电材料上方形成包含钼、钽、铝、锡、铜、铱、钛、镍、钴、钌和铑中的至少一者的所述第二导电材料。
18.—种半导体结构，其包含: 导电结构，其上覆于电极上； 硫族化物材料和氧化物材料中的至少一者，其与所述导电结构接触；以及导电材料，其上覆于硫族化物材料和氧化物材料中的所述至少一者上，所述导电材料包含银和钽以及包含另一材料的至少一个区域。
19.根据权利要求18所述的半导体结构，其中所述导电材料包含上覆于所述银上的钽。
20.根据权利要求18或19所述的半导体结构，其中上覆于所述电极上的所述导电结构包含银与钼、铝、锡、铜、铱、 钛、镍、钴、钌和铑中的至少一者的合金。
【文档编号】H01L21/28GK103503116SQ201280018861
【公开日】2014年1月8日 申请日期:2012年3月13日 优先权日:2011年3月17日
【发明者】山·D·唐, 斯科特·E·西里斯, 惠特尼·L·韦斯特, 罗布·B·古德温, 尼尚特·辛哈 申请人:美光科技公司