的电互连结构105与控制栅层113之间电隔离。
[0032]采用自对准电接触工艺形成的电互连结构105位于所述开口内，所述电互连结构105仅通过侧墙103与控制栅层113和金属硅化物层115电隔离。然而，请参考图1中的区域A，随着半导体器件尺寸缩小、密度提高，使得所述侧墙103的厚度也相应减薄，使电互连结构105和金属娃化物层115之间的距离缩小,则所述电互连结构105和金属娃化物层115之间的击穿电压也相应减小。然而，驱动所述存储单元工101作的电压大小不会降低，因此，当所述金属硅化物层115到电互连结构105之间的电压过大使，容易导致所述侧墙103被击穿，进而在金属硅化物层115和电互连结构之间形成漏电流。因此，所形成的闪存存储器件的性能下降、可靠性降低。
[0033]为了解决上述问题，本发明提出一种存储器件的形成方法。其中，在相邻存储单元之间的衬底表面形成导电结构之前，采用回退工艺去除部分硅化物层，使所述硅化物层平行于衬底表面方向的尺寸缩小，即所述硅化物层的侧壁表面到控制栅层或浮栅层的侧壁表面具有一定距离。当后续于第四介质层内形成开口之后，所述开口的侧壁到所述硅化物层的侧壁之间距离增大，在所述开口内形成导电结构之后，所述导电结构到硅化物层之间的距离变大，则所述导电结构与硅化物层之间的击穿电压增大，使得导电结构与硅化物层之间难以产生击穿电流，以此避免漏电流产生。因此，所形成的存储器件的性能稳定、可靠性提闻。
[0034]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0035]图2至图8是本发明实施例的存储器件的形成过程的剖面结构示意图。
[0036]请参考图2，提供衬底200，所述衬底200表面具有若干相邻的存储单元201，所述存储单兀201包括:位于衬底200表面的第一介质层211、位于第一介质层211表面的浮栅层212、位于浮栅层212表面的第二介质层213、位于第二介质层213表面的控制栅层214、以及位于控制栅层214表面的第一掩膜层215。
[0037]所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或II1-V族化合物衬底，例如氮化镓或砷化镓等。
[0038]所述存储单元201所构成的存储器件为或非门(NOR)电擦除隧穿氧化层(ΕΤ0Χ，Erase Through Oxide)闪存存储器。其中，所述第一介质层211的材料为氧化娃,所述第一介质层211为隧穿氧化层，电子通过所述第一介质层211在衬底200内的沟道区和浮栅层212之间迁移，以实现写入、擦除或编程等操作。所述浮栅层212的材料为多晶硅，所述浮栅层212内能够存储电子，以实现对于数据的断电存储。所述第二介质层213用于隔离所述浮栅层212和控制栅层214，所述第二介质层213的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；较佳的，所述第二介质层213由氧化硅层、位于氧化硅层表面的氮化硅层、以及位于氮化硅层表面的氧化硅层构成，即所述第二介质层213为氧化硅-氮化硅-氧化硅(ONO)结构，所述氧化硅-氮化硅-氧化硅结构的隔离能力强，而且与多晶硅材料的结合能力好，能够有效地隔离控制栅层214和浮栅层212，并且使控制栅层214和浮栅层212之间的结合稳定。所述控制栅层214的材料为多晶硅，所述控制栅层214用于对浮栅层212施加偏压，通过不同的偏压以控制底部的浮栅层212具体执行写入、擦除或编程等操作。
[0039]所述存储单元201的形成工艺包括:在衬底200表面形成第一介质膜；在第一介质膜表面形成第一多晶娃膜；在第一多晶娃膜表面形成第二介质膜；在第二介质膜表面形成第二多晶娃膜；在所述第二多晶娃膜表面形成第一掩膜层215,所述第一掩膜层215覆盖了需要所形成存储单元201的对应位置；以所述第一掩膜层215为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二多晶硅膜、第二介质膜、第一多晶硅膜和第一介质膜，直至暴露出衬底200表面为止，在衬底200表面形成第一介质层211、浮栅层212、第二介质层213和控制栅层214 ;其中，第一多晶硅膜刻蚀形成浮栅层212，第二多晶硅膜刻蚀形成控制栅层214ο所述第二多晶娃膜、第二介质膜、第一多晶娃膜和第一介质膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；此外，所述第一介质膜还能够通过热氧化工艺或湿法氧化工艺形成。
[0040]其中，所述第一掩膜层215还能够在后续于相邻存储单元201的衬底200表面形成导电结构时，保护控制栅层214的顶部表面，使控制栅层214与形成于存储单元201顶部的导电结构之间电隔离。本实施例中，所述第一掩膜层215的材料为氮化娃,所述第一掩膜层215的形成工艺包括:在第二多晶娃膜表面形成第一掩膜薄膜；在第一掩膜薄膜表面形成光刻胶层；对所述光刻胶层进行曝光以图形化；以图形化的光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一掩膜薄膜，直至暴露出第二多晶硅膜为止，形成第一掩膜层215。
[0041]在以第一掩膜层215为掩膜刻蚀形成存储单元201之后，采用离子注入工艺在存储单元201两侧的衬底200内形成轻掺杂区202，所掺杂的离子为P型离子或N型离子，所述离子注入工艺也以所述第一掩膜层215为掩膜。所述轻掺杂区202与后续形成的重掺杂区作为各存储单元201两侧衬底200内的源区和漏区，后续形成的导电结构位于所述源区和漏区表面，用于开启某一存储单元201底部的沟道区，以选择该存储单元201进行操作的存储单元201。
[0042]请参考图3，在所述控制栅层214内形成硅化物层216，所述硅化物层216至少覆盖部分控制栅层214的侧壁。
[0043]所述硅化物层216的形成工艺为自对准硅化(Self-Align Silicide)工艺，具体的，所述硅化物层216的形成工艺包括:在衬底200表面和部分存储单元201的侧壁表面形成第二掩膜层(未示出)，所述第二掩膜层覆盖第一介质层211和浮栅层212的侧壁，并且至少暴露出部分控制栅层214的侧壁表面；在所述第二掩膜层表面和存储单元201暴露出的侧壁和顶部表面形成金属层(未示出)；采用退火工艺使金属层内的金属原子进入控制栅层214内，在部分控制栅层214内形成硅化物层216 ;在形成硅化物层216之后，去除剩余的金属层；在去除剩余金属层之后，去除第二掩膜层。
[0044]其中，第二掩膜层作为所述自对准硅化工艺的掩膜，覆盖衬底200和存储单元201无需形成硅化物层216的部分表面。本实施例中，所述第二掩膜层覆盖衬底200表面、第一介质层211侧壁表面、浮栅层212侧壁表面和部分控制栅层214侧壁表面，所述控制栅层214暴露出的侧壁表面形成娃化物层216。
[0045]所述第二掩膜层的形成工艺包括:在衬底200和存储单元201表面沉积第二掩膜薄膜；在所述第二掩膜薄膜表面形成第三掩膜薄膜；回刻蚀所述第三掩膜薄膜，直至暴露出第一掩膜层215表面的第二掩膜薄膜、以及部分控制栅层214侧壁表面的第二掩膜薄膜为止，形成第三掩膜层；以第三掩膜层为掩膜，刻蚀所述第二掩膜薄膜，直至暴露出第一掩膜层215表面和部分控制栅层214侧壁表面为止，形成第二掩膜层。在本实施例中，在形成第二掩膜层后，去除第三掩膜层，后续形成的金属层位于第二掩膜层表面。在另一实施例中，在形成第二掩膜层后，保留第三掩膜层，则后续形成的金属层形成于第三掩膜层表面。
[0046]其中，所述第二掩膜薄膜和第三掩膜薄膜的材料不同，使所述第二掩膜薄膜和第三掩膜薄膜之间具有刻蚀选择性，在回刻蚀第三掩膜薄膜之后，能够保留所述第二掩膜薄膜。其次，所述第一掩膜层215的材料与第二掩膜薄膜也不相同，则后续在刻蚀所述第二掩膜薄膜时，不会损伤所述第一掩膜层215的形貌，使第一掩膜层215能够在后续形成导电结构的过程中，保护控制栅层214的顶部表面。所述第一掩膜层215、第二掩膜薄膜或第三掩膜薄膜的材料为氧化硅、氮化硅、氮氧化硅、无定形碳或低K介质材料。此外，所述第三掩膜薄膜的材料还能够为光刻胶。
[0047]本实施例中，所述第二掩膜薄膜的材料为氧化硅，所述第二掩膜薄膜的形成工艺为化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺；所述第三掩膜薄膜的材料为光刻胶，所述第三掩膜薄膜的形成工艺为旋涂或喷涂工艺。
[0048]所述金属层的材料为镍、钴、钛、钽中的一种或多种组合，所述金属层207的形成工艺为和化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺。本实施例中，所述金属层的材料为镍，形成所述金属层的化学液相沉积工艺为:反应溶液包括NiSO4溶液、以及(NH4) 2S04、NH4F和C6H5Na3O7溶液中的一种或多种，其中，所述NiSO4在反应溶液中的摩尔浓度为0.01mol/L?lmol/L ;所述反应溶液的PH值为8?10 ;沉积时间为30秒?3000秒，沉积温度为(TC?90°C。
[0049]所述退火工艺为快速热退火、尖峰热退火或激光热退火。具体的，当采用快速退火时，所述快速热退火的温度为200?500°C，时间为10秒?120秒，保护气体为氮气或惰性气体；当采用尖峰热退火时，温度为300?600°C，保护气体为氮气或惰性气体；当采用激光热退火时，温度为500?900°C，时间为0.1毫秒?2毫秒，保护气体为氮气或惰性气体。所形成的硅化物层207的厚度与退火时间的延长而增加。
[0050]由于所述第二掩膜层暴露出部分控制栅层214的侧壁表面，所述金属层形成于所述控制栅层214暴露出的侧壁表面，在所述退火工艺中，金属层内的金属原子能够向相接触的控制栅层214内部扩散，所述金属原子能够与控制栅234的多晶硅材料反应形成硅化物材料，即在控制栅层214内形成硅化物层216，以此降低控制栅层214的