场效应晶体管的接触蚀刻停止层的制作方法
【技术领域】
[0001] 本发明涉及集成电路制造，更具体地，涉及具有接触蚀刻停止层的场效应晶体管。
【背景技术】
[0002] 在一些集成电路（1C)设计中，随着技术节点的缩小，期望用金属栅电极代替通常 的多晶硅栅电极以在减小的部件尺寸情况下改进器件的性能。一种形成金属栅极结构的工 艺称为"后栅极"工艺，其中"最后"制造最终的栅极结构，这实现了后续工艺数量降低，后 续工艺包括必须在形成栅极之后实施的高温处理。另外，随着晶体管尺寸的降低，必须降低 栅极氧化物的厚度以在栅极长度减小的情况下保持性能。为了降低栅极泄漏，也使用高介 电常数（高k)的栅极介电层，这允许了更大的物理厚度，同时保持与将由较大技术节点中 使用的栅极氧化物的较薄层提供的相同的有效厚度。
[0003] 然而，在互补金属氧化物半导体（CMOS)制造中存在实施这种特征和工艺的挑战。 由于栅极长度和器件之间间隔的减小，加剧了这些问题。例如，由于接触件的未对准，源极 /漏极区可以与金属栅极结构短接。
【发明内容】
[0004] 为解决现有技术中的问题，本发明提供了一种场效应晶体管，包括：衬底；源极区 和漏极区，设置在所述衬底中；栅极结构，位于所述衬底上方，包括侧壁和顶面，其中，所述 栅极结构介于所述源极区和所述漏极区之间；接触蚀刻停止层（CESL)，位于所述栅极结构 的所述顶面的至少一部分上方；层间介电层，位于所述CESL上方；栅极接触件，延伸穿过所 述层间介电层；以及源极接触件和漏极接触件，延伸穿过所述层间介电层，其中，所述源极 接触件的边缘与所述CESL的第一相应边缘之间的第一距离为约lnm至约10nm。
[0005] 在上述场效应晶体管中，还包括所述漏极接触件的边缘与所述CESL的第二相应 边缘之间的第二距离，其中，所述第二距离为约lnm至约10nm。
[0006] 在上述场效应晶体管中，还包括所述漏极接触件的边缘与所述CESL的第二相应 边缘之间的第二距离，其中，所述第二距离为约lnm至约10nm;所述第一距离基本上等于所 述第二距离。
[0007] 在上述场效应晶体管中，还包括所述漏极接触件的边缘与所述CESL的第二相应 边缘之间的第二距离，其中，所述第二距离为约lnm至约10nm;所述第一距离与所述第二距 离不同。
[0008] 在上述场效应晶体管中，还包括所述漏极接触件的边缘与所述CESL的第二相应 边缘之间的第二距离，其中，所述第二距离为约lnm至约10nm;所述第一距离与所述第二距 离的比率介于约0. 5至约1. 5之间。
[0009] 在上述场效应晶体管中，其中，所述CESL包括选自由Ti、TiN、TiC、TiCN、Ta、TaN、 TaC、TaCN、W、WN、WC、WCN、TiAl、TiAIN、TiAlC、TiAlCN和它们的组合组成的组中的材料。
[0010] 在上述场效应晶体管中，其中，所述CESL包括氮化硅或碳掺杂的氮化硅。
[0011] 在上述场效应晶体管中，其中，所述栅极接触件还包括延伸穿过所述CESL的部 分。
[0012] 在上述场效应晶体管中，其中，所述栅极接触件还包括延伸穿过所述CESL的部 分；所述CESL的宽度大于或等于所述栅极结构的宽度。
[0013] 根据本发明的另一个方面，提供了一种场效应晶体管，包括：衬底，包括表面；源 极区和漏极区，设置在所述衬底中；栅极结构，位于所述衬底上方，包括侧壁和顶面，其中， 所述栅极结构介于所述源极区和所述漏极区之间；间隔件对，邻近所述栅极结构的所述侧 壁；第一接触蚀刻停止层（CESL)，位于所述间隔件对上方并且沿着所述衬底的所述表面延 伸；第二CESL，位于所述栅极结构的所述顶面的至少一部分上方；层间介电层，位于所述第 一CESL和所述第二CESL上方；栅极接触件，延伸穿过所述层间介电层；以及源极接触件和 漏极接触件，延伸穿过所述层间介电层和所述第一CESL，其中，所述源极接触件的边缘与所 述第二CESL的相应边缘之间的距离为约lnm至约10nm。
[0014] 在上述场效应晶体管中，其中，所述第二CESL的宽度大于或等于所述栅极结构的 览度。
[0015] 在上述场效应晶体管中，其中，所述第二CESL还包括在所述第一CESL的顶面上延 伸的部分。
[0016] 在上述场效应晶体管中，其中，所述栅极接触件还包括延伸穿过所述第二CESL的 部分。
[0017]在上述场效应晶体管中，其中，所述第二CESL包括选自由Ti、TiN、TiC、TiCN、Ta、 TaN、TaC、TaCN、W、WN、WC、WCN、TiAl、TiAIN、TiAlC、TiAlCN和它们的组合组成的组中的材 料。
[0018] 在上述场效应晶体管中，其中，所述第二CESL包括氮化硅或碳掺杂的氮化硅。
[0019] 在上述场效应晶体管中，其中，所述第一CESL的厚度小于所述第二CESL的厚度。
[0020] 在上述场效应晶体管中，其中，所述第二CESL的厚度与所述第一CESL的厚度的比 率为从约1.05至约1. 15。
[0021] 在上述场效应晶体管中，其中，所述第一CESL和所述第二CESL包括不同的材料。
[0022] 在上述场效应晶体管中，其中，所述第一CESL和所述第二CESL包括相同的材料。
[0023] 根据本发明的又一个方面，提供了一种用于制造场效应晶体管的方法，包括：在衬 底上方提供包括侧壁和顶面的栅极结构；形成邻近所述栅极结构的所述侧壁的间隔件对； 在所述栅极结构的两侧的所述衬底中形成源极/漏极（S/D)区；在所述间隔件对和所述栅 极结构的所述顶面上方沉积第一接触蚀刻停止层（CESL);在所述第一CESL上方沉积第一 层间介电（ILD)层；在所述第一ILD层和所述第一CESL上实施化学机械抛光以露出所述栅 极结构；在所述第一CESL和所述栅极结构上方沉积第二CESL;图案化所述第二CESL以去 除所述第二CESL位于所述S/D区的一部分上方的部分；在所述第一ILD层和所述第二CESL 上方沉积第二ILD层；以及形成延伸穿过所述第二ILD层的栅极接触件、源极接触件和漏极 接触件，其中，所述源极接触件的边缘与所述第二CESL的相应边缘之间的距离为约lnm至 约 10nm。
【附图说明】
[0024] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调 的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为 了清楚的讨论，附图中各个部件的尺寸可以任意地增大或减小。
[0025] 图1是根据本发明的各个方面示出的用于制造包括接触蚀刻停止层的场效应晶 体管的方法的流程图。
[0026] 图2A至图2J示出了根据本发明的各个方面的在各个制造阶段中的场效应晶体管 的接触蚀刻停止层的示意截面图。
【具体实施方式】
[0027] 应当理解，为了实现本发明的不同特征，以下公开内容提供了许多不同的实施例 或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不 旨在限制。例如，在下面的描述中，在第二部件上方或者上形成第一部件可以包括形成直接 接触的第一部件和第二部件的实施例，并且也可以包括可以在第一部件和第二部件之间形 成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以 任意地以不同比例绘制各个部件。此外，本发明提供了基于"后栅极"金属栅极结构的实例， 然而，本领域普通技术人员可以认识到对其他结构和/或使用其他材料的适用性。
[0028] 图1是根据本发明的各个方面示出的用于制造包括接触蚀刻停止层224、234(在 图2C至图2J中示出）的场效应晶体管200的方法100的流程图。图2A至图2J示出了 根据本发明的各个方面的在各个制造阶段中的场效应晶体管200的接触蚀刻停止层224、 234的示意截面图。如在本发明中采用的，术语场效应晶体管200指的是鳍式场效应晶体 管（FinFET)200。FinFET200指的是任何基于鳍的、多栅极晶体管。在一些实施例中，术语 场效应晶体管200指的是平面金属氧化物半导体场效应晶体管（M0SFET)。诸如栅极全包 围（GAA)场效应晶体管或隧道场效应晶体管（TFET)的其他晶体管结构和类似结构均在本 发明的预期范围内。场效应晶体管200可以包括在微处理器、存储器单元、和/或其他集成 电路（1C)中。
[0029] 可以使用CMOS技术处理进一步处理图1的场效应晶体管。因此，应当理解，可以 在图1的方法100之前、期间和之后提供额外的工艺，并且在本文中可以仅简要描述一些其 他工艺。同样，简化的图1至图2J用于更好地理解本发明的构思。例如，虽然图中示出了 场效应晶体管200的接触蚀刻停止层224、234,但是应当理解，场效应晶体管200可以是1C 的一部分，1C还包括诸如电阻器、电容器、电感器、熔断器等的多个其他器件。
[0030] 参照图1和图2A，方法100开始于步骤102,其中提供了位于衬底202上方的包括 侧壁220s和顶面220t的栅极结构220。在至少一个实施例中，衬底202可以包括硅衬底。 在一些可选实施例中，衬底202可以由一些其他合适的元素半导体（诸如金刚石或锗）；合 适的化合