属插塞266以及第五金属插塞269之间的顶导电层246a,与位于第四金属插塞268以及第六金属插塞267之间的底导电层242a,具有相同布局图案且线宽相等，以实质上使流经顶导电层246a的电流P3以及流经底导电层242a的电流P4所产生的磁场互相完全抵销而形成一较佳的无感电阻。
[0057]再者，第二实施例的结构与制作工艺方法类似于第一实施例，其中仅第二实施例的图案化堆叠结构240a与第一实施例的堆叠结构140a的不同之处:第二实施例的图案化堆叠结构240a包含底导电层242a、绝缘层244a以及顶导电层246a，而导电层242a、绝缘层244a以及顶导电层246a的水平高度彼此切齐。因而，仅需调整第二实施例的图案化堆叠结构240a与第一实施例的堆叠结构140a的沉积及蚀刻步骤，或者蚀刻暨光刻的光掩模范围即可得第二实施例的结构，故第二实施例的结构与制作工艺步骤不再赘述。
[0058]综上所述，本发明提出一种集成电路及形成集成电路的方法，其以同一制作工艺形成具有底导电层、绝缘层以及顶导电层的图案化堆叠结构，而能同时于电容区以及电阻区中形成电容，特别是金属层-绝缘层-金属层(MIM)电容，及无感电阻。换言之，本发明位于电容区作为电容的下电极的底导电层与位于电阻区作为电阻层的底导电层具有相同材料；位于电容区作为电容的上电极的顶导电层与位于电阻区作为电阻层的顶导电层具有相同材料；位于电容区的电容上下电极之间的绝缘层与位于电阻区的电阻层之间的绝缘层具有相同材料。
[0059]更进一步而言，无感电阻可以由端接底导电层以及顶导电层形成，其例如将第一金属插塞以及第二金属插塞分别接触电容区的顶导电层以及底导电层，因而使在电容区中的图案化堆叠结构构成电容；第三金属插塞以及第四金属分别接触电阻区的底导电层以及顶导电层，且第五金属插塞同时接触电阻区的底导电层以及顶导电层，因而使在电阻区中的图案化堆叠结构构成无感电阻。
[0060]或者，无感电阻可仅以单一层底导电层或者单一层顶导电层形成，其例如将第一金属插塞以及第二金属插塞分别接触电容区的顶导电层以及底导电层，因而使在电容区的图案化堆叠结构构成电容；第三金属插塞以及第五金属插塞接触电阻区的底导电层以及顶导电层的其中之一，且接触第三金属插塞以及第五金属插塞的顶导电层或底导电层在第三金属插塞以及第五金属插塞之间具有一对称的图案，因而在电阻区中的图案化堆叠结构构成无感电阻。再者，也可以此方法，同时在底导电层以及顶导电层各形成一无感电阻，且此二无感电阻又通过将底导电层以及顶导电层设计为相对应的相同图案，且流经的电流彼此相反，而再进一步抵销磁场。
[0061]因此，本发明仅以同一制作工艺即可整合电容及无感电阻，因而能简化制作工艺并降低制作工艺成本；以双层的结构所形成的无感电阻，相较于一般单层电阻结构可节省一半面积；电阻的布局设计更弹性；可直接整合于一般逻辑电路制作工艺、双镶嵌(dualdamascene)制作工艺或者有机重布局(organic redistribut1n layout)制作工艺等优点。
[0062]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种集成电路，包含电容以及无感电阻，并还包含有: 基底，具有电容区以及电阻区； 第一介电层以及第二介电层，依序设置于该基底上； 图案化堆叠结构，位于该电容区以及该电阻区，由下至上具有底导电层、绝缘层以及顶导电层，夹置于该第一介电层以及该第二介电层之间； 第一金属插塞以及第二金属插塞，设置于该第二介电层中并分别接触该电容区的该顶导电层以及该底导电层，因而使在该电容区中的该图案化堆叠结构构成该电容；以及 第三金属插塞以及第四金属插塞设置于该第二介电层中并分别接触该电阻区的该底导电层以及该顶导电层，且一第五金属插塞设置于该第二介电层中并同时接触该电阻区的该底导电层以及该顶导电层，因而使在该电阻区中的该图案化堆叠结构构成该无感电阻。2.如权利要求1所述的集成电路，其中该电容包含金属-绝缘层-金属电容。3.如权利要求2所述的集成电路，其中该绝缘层包含高介电常数介电层。4.如权利要求1所述的集成电路，其中该电容与该无感电阻绝缘，且位于该电容以及该无感电阻之间的该第一介电层接触该第二介电层，以绝缘该电容以及该无感电阻。5.如权利要求1所述的集成电路，其中该第三金属插塞、位于该第三金属插塞以及该第五金属插塞之间的该底导电层以及该第五金属插塞形成一半封闭的回路，而该第四金属插塞、位于该第四金属插塞以及该第五金属插塞之间的该顶导电层以及该第五金属插塞形成一半封闭的回路。6.如权利要求1所述的集成电路，其中位于该第三金属插塞以及该第五金属插塞之间的该底导电层，与位于该第四金属插塞以及该第五金属插塞之间的该顶导电层，具有相同图案。7.如权利要求1所述的集成电路，其中该第五金属插塞包含二金属插塞彼此接触并分别接触该顶导电层以及该底导电层。8.如权利要求1所述的集成电路，其中该电容以及该无感电阻设置于同一水平高度。9.如权利要求8所述的集成电路，其中该电容区以及该电阻区的该底导电层，该电容区以及该电阻区的该绝缘层，以及该电容区以及该电阻区的该顶导电层，分别设置于同一水平高度。10.如权利要求1所述的集成电路，其中该顶导电层以及该底导电层包含氮化钛、氮化钽、钛、钽、铜或招。11.一种形成一集成电路的方法，其中该集成电路包含电容以及无感电阻，包含有: 提供一基底，具有电容区以及电阻区； 全面沉积一第一介电层于该基底上； 形成一图案化堆叠结构于该电容区以及该电阻区的该第一介电层上，其中该图案化堆叠结构由下至上具有底导电层、绝缘层以及顶导电层； 沉积一第二介电层于该图案化堆叠结构上；以及 同时形成一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第五金属插塞于该第二介电层中，其中该第一金属插塞以及该第二金属插塞分别接触该电容区的该顶导电层以及该底导电层，因而在该电容区的该图案化堆叠结构构成该电容，并且该第三金属插塞以及该第五金属插塞接触该电阻区的该底导电层以及该顶导电层的其中之一，其中接触该第三金属插塞以及该第五金属插塞的该顶导电层或该底导电层在该第三金属插塞以及该第五金属插塞之间具有一对称的图案，因而在该电阻区中的该图案化堆叠结构构成该无感电阻。12.如权利要求11所述的形成一集成电路的方法，其中该电容包含金属-绝缘层-金属电容。13.如权利要求12所述的形成一集成电路的方法，其中该绝缘层包含高介电常数介电层。14.如权利要求11所述的形成一集成电路的方法，其中该电容与该无感电阻绝缘，且位于该电容以及该无感电阻之间的该第一介电层接触该第二介电层，以绝缘该电容以及该无感电阻。15.如权利要求11所述的形成一集成电路的方法，其中该第三金属插塞、接触该第三金属插塞以及该第五金属插塞的该顶导电层或该底导电层以及该第五金属插塞构成一半封闭的回路。16.如权利要求11所述的形成一集成电路的方法，还包含: 在形成该第三金属插塞以及该第五金属插塞以接触该电阻区的该底导电层时，形成一第四金属插塞以及一第六金属插塞于该第二介电层中，以接触该电阻区的该顶导电层。17.如权利要求16所述的形成一集成电路的方法，其中位于该第四金属插塞以及该第六金属插塞之间的该顶导电层具有一对称图案，因而该电容区中的该图案化堆叠结构构成另一无感电阻。18.如权利要求16所述的形成一集成电路的方法，其中位于该第三金属插塞以及该第五金属插塞之间的该底导电层，与位于该第四金属插塞以及该第六金属插塞之间的该顶导电层，具有相同图案。19.如权利要求11所述的形成一集成电路的方法，其中该顶导电层以及该底导电层包含氮化钛、氮化钽、钛、钽、铜或铝。20.如权利要求11所述的形成一集成电路的方法，其中在形成该图案化堆叠结构时，蚀刻该顶导电层以暴露出部分的该绝缘层以及该底导电层，以同时形成该第一金属插塞、该第二金属插塞、该第三金属插塞以及该第五金属插塞，使该第一金属插塞、该第二金属插塞、该第三金属插塞以及该第五金属插塞分别接触该顶导电层以及该底导电层。
【专利摘要】本发明公开一种集成电路及形成集成电路的方法。该集成电路包含一电容以及一无感电阻。一基底具有一电容区以及一电阻区。一图案化堆叠结构由下至上具有一底导电层、一绝缘层以及一顶导电层，夹置于依序设置于基底上的一第一介电层以及一第二介电层之间。一第一金属插塞以及一第二金属插塞分别接触电容区的顶导电层以及底导电层，因而使在电容区中的图案化堆叠结构构成电容。一第三金属插塞以及一第四金属插塞分别接触电阻区的底导电层以及顶导电层，且一第五金属插塞同时接触电阻区的底导电层以及顶导电层，因而使在电阻区中的图案化堆叠结构构成无感电阻。
【IPC分类】H01L21/768, H01L23/522, H01L21/02
【公开号】CN105226044
【申请号】CN201410235335
【发明人】周志飚, 吴少慧, 古其发
【申请人】联华电子股份有限公司
【公开日】2016年1月6日
【申请日】2014年5月29日
【公告号】US9064719