23] 图4是绘示图1的现有技术的高深宽比沟槽结构其沟槽瓦解的一范例的示意图。
[0024] 图5是描绘现有技术的高深宽比沟槽展现出弯成弧状的结果，伴随着所造成的在 填充过程中产生的孔洞的示意图。
[0025] 图6是描绘高深宽比半导体沟槽具有圆弧的沟槽界线的示意图。
[0026] 图7是描绘使用复合材料的沟槽界线的制造的示意图。
[0027] 图8是描绘根据本发明而制造的多个高深宽比沟槽的剖面图。
[0028] 图9是其中可形成高深宽比沟槽的半导体堆叠的示意图。
[0029] 图10是绘示图9的半导体堆叠具有高深宽比沟槽局部形成于其中的示意图。
[0030] 图11是描绘在图10所示的结构上进行硬掩膜的削减的结果的示意图。
[0031] 图12是描绘对图11的结构进行进一步的削减处理，借此，锥状部分形成于沟槽之 间的顶部界线中的示意图。
[0032] 图13是提供根据本发明的具有笔状位线轮廓的沟槽的示意图。
[0033] 图14是叙述本发明的一种方法的实施方案的流程图。
[0034] 20 :结构
[0035] 25 :材料
[0036] 30、31、32:沟槽
[0037] 34、35、36 :沟槽界线
[0038] 40 :流体
[0039] 44、45、46:弯曲
[0040] 50 :结构
[0041] 55 :材料
[0042] 60、61、62:沟槽
[0043] 65、66、67 :圆弧的顶部
[0044] 71、72、73 :弯成弧状的例子
[0045] 80:多晶硅
[0046] 91、92:孔洞
[0047] 100 :结构
[0048] 105 :材料
[0049] 110、111、112:沟槽
[0050] 150 :结构
[0051] 155:下部区域
[0052] 157 :上部区域
[0053] 160、161、162 :沟槽
[0054] 200 :结构
[0055] 205 :材料
[0056] 206 :下部区域
[0057] 207 :上部区域
[0058] 208 :上部部分
[0059] 209 :锥状部分
[0060] 210 :材料
[0061] 250 :半导体堆叠
[0062] 251 :结构
[0063] 252 :结构
[0064] 253 :结构
[0065] 254 :结构
[0066] 255 :第一氧化物层
[0067] 256 :第二氧化物层
[0068] 257 :下削部位
[0069] 258 :锥状形状
[0070] 259 :氧化物硬掩膜
[0071] 260:多晶硅层
[0072] 261 :氧化物/多晶硅层
[0073] 265 :氧化物层
[0074] 270 :氮化硅层
[0075] 271 :部位
[0076] 272 :锥状部分
[0077] 273 :氮化硅硬掩膜
[0078] 275 :非晶碳层
[0079] 276 :硬掩膜非晶碳层结构
[0080] 280:介电抗反射涂层
[0081] 285:底部抗反射涂层
[0082] 290 :光阻层
[0083] 300、305、310、315、320 :步骤
【具体实施方式】
[0084] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结 合附图及较佳实施例，对依据本发明提出的半导体装置及其制造方法其【具体实施方式】、方 法、步骤、结构、特征及其功效，详细说明如后。
[0085] 在某些方面，在图式和说明书中使用相似或相同的元件符号意指相同、相似或可 比拟的组件和/或元件，而根据其他实施方案则并非如此。根据某些实施方案，使用方向性 词汇例如顶部、底部、左、右、向上、向下、上方、之上、之下、下方、后侧和前侧是如字面上所 限制的，而在其他实施方案中则并非如此。本发明可以与各种集成电路工艺和本领域中通 常使用的其他技术结合实行，且只有包括在本文中的普遍实行的工艺步骤为提供对于本发 明的理解所必需的步骤。本发明在一般的半导体装置及工艺具有可应用性。然而，为了描 述目的，下文将专注于高深宽比沟槽的制造及相关制造方法。
[0086] 请特别参阅附图所示，图1是现有技术的浸于流体中的多个高深宽比半导体沟槽 的剖面图，其中描绘了一现有技术的半导体结构20,包括多个高深宽比（例如深度与宽度 的比率约超过10)的沟槽，该些沟槽具有低于约50纳米的临界尺寸，沟槽形成于材料25 中，材料25可包括半导体材料如硅、介电材料如氧化物（例如硅氧化物）、导电材料如金 属和多晶硅等等。为了简化，材料25和图2至图8中的对应材料在此称为集成电路材料。 例如如同可能发生于湿式剥除工艺中的一般，结构20是浸于流体40中。代表性的沟槽 30/31/32是显示于图1中，由代表性的沟槽界线34/35/36分离。
[0087] 图2是绘示在图1的现有技术的沟槽中的流体部分蒸发的结果的示意图，其中绘 示了流体40部分蒸发的结果，并描绘了流体表面在接触区域依附至沟槽界线的材料的倾 向。此广为了解的趋势是肇因于流体40和集成电路材料25之间的表面张力。此表面张力 可施予一力（也即毛细力）至沟槽的多侧（也即沟槽界线），在给定沟槽界线的宽度十分 狭窄的情况下，该力可能导致沟槽界线如图3所描绘般弯曲。图3是描绘在图1和图2的 现有技术的沟槽的多侧因毛细力而造成沟槽界线弯曲的示意图，其中，沟槽界线34展现出 远离沟槽界线35的弯曲44,接下来的沟槽界线35在图3所绘示的例子中朝向沟槽界线36 弯曲。同时，沟槽界线35和36朝向彼此弯曲，到了沟槽31封闭的程度，沟槽界线36具有 弯曲46与沟槽界线35的弯曲45配对，形成该封闭情形。当流体完全蒸发，结构20可能如 图4所示，其中沟槽31完全瓦解，当这样的情况发生在记忆芯片上，可能代表一个或多个记 忆胞的毁坏。
[0088] 在例如湿式剥除处理的过程中，表面张力和/或毛细力也可能导致沟槽界线弯成 弧状，其例子描绘于图5。图5是描绘现有技术的高深宽比沟槽展现出弯成弧状的结果，伴 随着所造成的在填充过程中产生的孔洞的示意图，其中绘示了一现有技术的结构50是由 集成电路材料55所形成，并包括高深宽比的沟槽60/61/62,描绘出在沟槽侧上弯成弧状的 例子71、72和73。当沟槽60/61/62填入多晶硅80时，弯成弧状的部分可能导致空隙的形 成，其例子为孔洞91和92,在多晶硅80中，孔洞可能导致多晶硅线的损坏，因此集成电路 的效果受到不利的影响。
[0089] 本发明的方法的一种实施方案可借由如图6所描绘的在沟槽界线导入顶部圆弧 效应，来缓和表面张力的效果，图6是描绘高深宽比半导体沟槽具有圆弧的沟槽界线的示 意图，其中，高深宽比沟槽结构100由具有沟槽110/111/112形成于其中的集成电路材料 105所形成。沟槽之间的界线是伴随着圆弧的顶部（例如圆弧的顶部65/66/67)而形成。 根据另一实施方案，表面张力和/或毛细力的效果可借由使用复合材料形成沟槽界线来减 少。举例来说，图7是描绘使用复合材料的沟槽界线的制造的示意图，其中，描绘于图7的 结构150是由集成电路材料的下部区域155,去除顶部而由不同材料形成上部区域157而制 造出来，结构150包括沟槽160/161/162。
[0090] 图8是描绘根据本发明