在步骤300提供一 半导体堆叠250,半导体堆叠250可包括一第一氧化物层255,并以包含多个交替多晶硅层 260和氧化物层265、其上覆盖一介电层（例如一第二氧化物层256)和一氮化硅层270的 方式提供。
[0109] 已经叙述的其他层，包括适当图案化的图案化光阻层290和例如由非晶碳所形成 的硬掩膜层（也即非晶碳层275)，可控制在步骤305进行的氧化物/多晶硅蚀刻，以在氧化 物/多晶硅层260/265中形成具有高深宽比的沟槽。氧化物/多晶硅蚀刻可从而将半导体 堆叠250转换为结构251，例如图10所描绘的。形成于结构251中的沟槽具有包括氧化物 /多晶硅层261、第二氧化物层256、氮化硅层270和非晶碳层275的沟槽界线。如图10所 示，氧化物/多晶硅蚀刻可在第二氧化物层256中形成下削部位257。
[0110] 在步骤310,可进行硬掩膜削减处理，以移除部分的非晶碳层275,如图11所示留 下非晶碳层275相对狭窄的部分（也即硬掩膜非晶碳层结构276)和氮化硅层270暴露出 的部位271，硬掩膜削减处理可在实质上为零的偏压功率下使用CF 4/02作为蚀刻剂。
[0111] 参照接下来的工艺步骤315,如图14所示，所述实施方案接下来是使用临界尺寸 削减工艺调整沟槽的宽度，临界尺寸削减工艺在高的偏压功率下采用如C 4Fs/02/Ar之类的 蚀刻剂的等离子体。临界尺寸削减是至少部分地由硬掩膜非晶碳层结构276所控制，使得 第二氧化物层256的残余部分形成锥状形状258 (图12)且将锥状部分272 (图12)引入氮 化硅层270中。
[0112] 在步骤320进行的干式/湿式剥除可移除各个硬掩膜非晶碳层结构276的部分或 整体，形成如图13所绘示的笔状结构。由沟槽界线所形成的铅笔形状各包括一氧化物和多 晶硅的多层主体，即氧化物/多晶硅层261和第二氧化物层256剩下的部分，其中第二氧化 物层256剩下的部分展现出锥状部分259。氮化硅层270剩余的部分可展现出圆弧和/或 锥状的外观，这些锥状形态具有在湿式剥除工艺的过程中减少表面张力的效果，从而减少 或避免高深宽比的沟槽瓦解，并促进在工艺中稍后的步骤所进行的填充。表面张力效应的 降低可进一步地减少位线轮廓的弯曲和/或弯成弧状所带来的空隙，从而减少或避免例如 上文如图5所述的填充过程中的孔洞。
[0113] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人 员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰 为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对 以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【主权项】
1. 一种半导体装置的制造方法，其特征在于其包括以下步骤： 提供一半导体堆叠，该半导体堆叠具有一硬掩膜层设置在多个氧化物/多晶硅层、一 氮化硅层和一个或多个介电层之上； 进行氧化物/多晶硅蚀刻，在该些氧化物/多晶硅层中形成多个高深宽比的沟槽； 削减该硬掩膜层，以暴露出该氮化硅层的多个部分； 进行临界尺寸削减处理，借此由等离子体蚀刻该氮化硅层暴露出的该些部分；以及 进行一次或多次剥除处理以移除硬掩膜材料，从而在该些氧化物/多晶硅层中形成笔 状位线轮廓，借此避免该些高深宽比的沟槽的瓦解并促进该些高深宽比的沟槽的填充。2. 根据权利要求1所述的半导体装置的制造方法，其特征在于其中该氧化物/多晶硅 蚀刻的进行是移除覆盖该该些氧化物/多晶硅层的一介电层中的材料，且该氧化物/多晶 硅蚀刻下削该介电层。3. 根据权利要求1所述的半导体装置的制造方法，其特征在于其中： 提供该半导体堆叠包括形成一上氧化物层于该氮化硅层之下；且 该临界尺寸削减处理的进行在该上氧化物层和该氮化硅层形成锥状部分。4. 根据权利要求1所述的半导体装置的制造方法，其特征在于其中： 该一次或多次剥除处理的进行包括进行干式剥除和湿式剥除之一或多个； 该氧化物/多晶硅蚀刻的进行包括以包含NF3/CH2F2/N2的等离子体蚀刻； 该硬掩膜层的削减包括用为零的偏压功率以CF4/02蚀刻； 该临界尺寸削减处理的进行包括用高的偏压功率以C4Fs/02/Ar蚀刻； 该硬掩膜层的提供包括提供一非晶碳层；且 该一次或多次剥除处理的进行在该些氧化物/多晶硅层中形成多个笔状位线轮廓。5. -种半导体装置的制造方法，其特征在于其用以在一半导体堆叠中形成无瓦解的多 个高深宽比沟槽，该方法包括以下步骤： 在一基板之上的一介电层上形成多个氧化物和/或多晶硅的层，且一氧化物层覆盖该 些多晶硅和氧化物的层； 在该氧化物层上沉积一氮化硅层； 在该氮化硅层上设置多个材料层，该些材料层包括一非晶碳层； 进行蚀刻以移除该非晶碳层的一部分、该氧化物层的一部分、该氮化硅层的一部分和 该些氧化物和/或多晶硅的层的多个部分，从而在该半导体堆叠中定义多个沟槽的布局； 以及 在该些沟槽之间形成一个或多个笔状结构，该笔状结构包括锥状的一氧化物层和圆弧 锥状的一氮化硅层，该笔状结构用以避免该些沟槽的瓦解和促进该些沟槽的填充。6. 根据权利要求5所述的半导体装置的制造方法，其特征在于其中： 该笔状结构的形成更避免该些沟槽的多侧弯曲和弯成弧状，从而避免在填充过程中形 成孔洞； 该些材料层的设置还包括设置一介电抗反射涂层、一底部抗反射涂层及一图案化光 阻； 该些氧化物和/或多晶硅的层包括多个交替的氧化物/多晶硅层；且 蚀刻的进行需要移除底部抗反射涂层、介电抗反射涂层、该非晶碳层的一部分、该氧化 物层的一部分、该氮化硅层的一部分和该些氧化物和/或多晶硅的层的多个部分，借此该 些沟槽在该半导体堆叠之中形成。7. 根据权利要求5所述的半导体装置的制造方法，其特征在于其中： 该蚀刻的进行包括以包含的NF3/CH2F2/N2等离子体蚀刻；且 该笔状结构的形成包括： 削减该非晶碳层，以暴露出该氮化硅层的多个部分； 进行临界尺寸削减处理，借此削减该些沟槽的侧壁并由等离子体蚀刻该氮化硅层暴露 出的该些部分； 进行一次或多次剥除处理以移除高分子残余物； 该些材料层还包括一介电抗反射涂层、一底部抗反射涂层及一图案化光阻；且 该一次或多次剥除处理的进行包括进行干式剥除并接着进行湿式剥除。8. -种半导体装置，其特征在于其包括形成于一基板之上的多层和形成于该些层中的 多个沟槽，该些沟槽由具有笔状轮廓的多个结构分离，该些结构各包括： 交替的多个氧化物和多晶硅的层； 一氧化物层，形成于该些交替的氧化物和多晶硅的层之上，该氧化物层具有锥状部分 位于远离该些交替的氧化物和多晶硅的层处；以及 一氮化硅层，形成于该氧化物层之上，该氮化硅层为锥状和/或圆弧的形状，该些沟槽 展现出无弯曲或弯成弧状的情形。9. 根据权利要求8所述的半导体装置，其特征在于其中该氮化硅层相对于该氧化物层 的一端为圆弧的形状。10. 根据权利要求9所述的半导体装置，其特征在于其中该氮化硅层为圆弧的形状并 在远离该些交替的氧化物和多晶硅的层处为锥状的形状。
【专利摘要】本发明是有关于一种半导体装置及其制造方法，用以在半导体堆叠中形成无瓦解的多个高深宽比沟槽，使集成电路中的高深宽比沟槽由复合材料制造而成，并伴随着具有笔状蚀刻轮廓的沟槽界线。此制造方法减少了沟槽界线和在制造过程中施予的流体之间的张力,从而避免了图案弯曲、弯成弧状和瓦解。并且该方法更促进了以适合的选择材料填充沟槽。
【IPC分类】H01L23/16, H01L21/762
【公开号】CN105470210
【申请号】CN201410467127
【发明人】杨儒兴, 魏安祺
【申请人】旺宏电子股份有限公司
【公开日】2016年4月6日
【申请日】2014年9月12日