而制造的多个高深宽比沟槽的剖面图，其中所绘示的结构 200结合了图6和图7所介绍的概念，建立了由集成电路材料205的下部区域206和不同材 料210的上部区域207所制造的结构。此外，沟槽界线的上部部分208展现出了锥状部分 209,对于笔状轮廓的建议将于下文更详细地描述。
[0091] 例如图13是提供根据本发明的具有笔状位线轮廓的沟槽的示意图，其中所绘示 的具有笔状轮廓的位线结构254,其制造可始于提供（例如形成）一半导体堆叠250,半导 体堆叠250的一个范例描绘于图9,图9是其中可形成高深宽比沟槽的半导体堆叠的示意 图。半导体堆叠250可形成于一基板（未绘示）上，并可包括具有0至约2微米的厚度的一 第一氧化物层255,其典型的厚度例如为约1〇〇〇灰至约5000 A。导电材料（例如多晶硅 层260)和介电材料（例如氧化物层265)的交替层的一集合可由例如薄膜或扩散相关工艺 之类的技术来覆盖于第一氧化物层255上，多晶硅层260和氧化物层265各具有约150 A 至约1000 A的厚度，在图式的例子中，典型的值为约200纳米。交替的氧化物/多晶硅层 260/265的数目可为约2对至约64对，图9中绘示出十二层多晶硅层260。
[0092] 一第二氧化物层256例如使用薄膜相关工艺之类的技术形成于氧化物/多晶硅层 260/265之上，其具有约200 A至约2:000 1的厚度，典型的值为例如约1300 1，且一氮 化硅层270可使用薄膜相关工艺之类的技术形成于第二氧化物层256上，其具有约200 A 至约2000 A的厚度，典型的值为例如约600 Α。
[0093] 一非晶碳层可用薄膜相关工艺之类的技术形成于氮化硅层270上，非晶碳层在此 可称为硬掩膜非晶碳层275,具有约2000 A至约10000 A的厚度，典型的值为例如约4 微米。非晶碳层275是使用已知手段由一介电抗反射涂层（dielectric antireflective coating，DARG'; )280所覆盖，介电抗反射涂层280例如约380纳米厚或在此数量级，其上 使用已知手段形成一底部抗反射涂层（bottom antiref lective coating, BARC) 285,底部 抗反射涂层285例如约320纳米厚或在此数量级。一光阻层290是使用传统的方案沉积于 底部抗反射涂层285上，例如约为1微米厚或在此数量级，光阻是根据将要形成于半导体 堆叠250中的沟槽布局图案化。
[0094] 半导体堆叠250可经历对于氧化物/多晶硅层260/265的蚀刻（也即，氧化物/ 多晶硅蚀刻），使用例如如NF 3/CH2F2/N2之类的蚀刻剂的等离子体，以形成具有沟槽界线的 初始沟槽，其具有如图10的结构251的剖面，其中图10是绘示图9的半导体堆叠具有高 深宽比沟槽局部形成于其中的示意图。沟槽的宽度（也即在剖面上的宽度）可为约10纳 米至约100纳米，在图式的例子中典型的值为例如约20纳米。在图10的例子中，各个沟槽 界线包括氧化物/多晶硅层261，其顶部为包括第二氧化物层256、氮化硅层270及非晶碳 层275剩余的部分的堆叠。
[0095] 用来蚀刻的等离子体可如所绘示般在第二氧化物层256形成下削部位 (undercut) 257。如图所示，沟槽在各沟槽的下削部位257此区域的宽度（也即在剖面上的 宽度）是大于沟槽的其他部位，下削部位257的宽度典型地为约10纳米至约40纳米，在图 式的例子中典型的宽度为例如约25纳米。
[0096] 蚀刻步骤，例如在实质上为零的偏压功率（bias power)例如采用CF4/02之类的蚀 刻剂，可用于削减硬掩膜非晶碳层275(图10)成减小的、例如相对狭窄的硬掩膜非晶碳层 结构276,如图11的结构252中所描绘，其中图11是描绘在图10所示的结构上进行硬掩 膜的削减的结果的示意图。此削减步骤（也即硬掩膜掩膜削减）可增加各沟槽的沟槽在非 晶碳层275区域中的宽度（也即在剖面上的宽度），至典型为约20纳米至约100纳米的宽 度，在图式的例子中典型的宽度为例如约30纳米。另一方面，在硬掩膜的削减之后，各个硬 掩膜非晶碳层结构276的厚度可为约50Q I至约2〇〇〇 1在图式的例子中典型的厚度为 例如约800 A。
[0097] 硬掩膜的削减用于暴露出（也即裸露出）氮化硅层270的部位271。
[0098] 接下来可实施临界尺寸削减步骤，以形成如图12所绘示的结构253,其中图12是 描绘对图11的结构进行进一步的削减处理，借此，锥状部分形成于沟槽之间的顶部界线中 的示意图；临界尺寸削减步骤可采用在相对高的偏压功率的例如C 4Fs/02/Ar之类的蚀刻剂 的等离子体，以进行部位271的蚀刻。偏压功率的位准可为约0至约600瓦，典型的偏压功 率位准为约350瓦。
[0099] 临界尺寸削减可根据硬掩膜非晶碳层275剩余的部分（也即，根据各个硬掩膜非 晶碳层结构结构276)调整各个沟槽的宽度。
[0100] 各个沟槽在第二氧化物层256上方部位（例如顶部）的宽度可增加至约10纳米 至约40纳米，在图式的例子中典型的宽度为例如约25纳米。另一方面，各个沟槽在氮化硅 层270上方部位（例如顶部）的宽度可增加至约10纳米至约30纳米，在图式的例子中典 型的宽度为例如约15纳米。
[0101] 在调整宽度的同时，临界尺寸削减也可在各个沟槽的第二氧化物层256和/或氮 化硅层270的区域根据硬掩膜非晶碳层结构276形成锥状部分。锥状部分相对于垂直（也 即各个沟槽的纵轴）的角度可为约70°至约89.9°，在图式的例子中典型的锥状部分角度 为例如约85°。
[0102] 图13描绘了沟槽结构254,，其中沟槽界线展现出笔状轮廓。结构254可从例如结 构253 (图12)借由进行干式/湿式剥除而移除高分子残余物和移除非晶碳层275来获得。 干式剥除（dry strip)可使用例如氧气灰化（oxygen ash)来进行，湿式剥除可采用蚀刻剂 如硫酸、过氧化氢和类似物。在一个范例中，干式剥除移除了非晶碳层，而湿式剥除移除了 高分子/残余物。
[0103] 所形成的结构254如前述般包括一氧化物和多晶硅的多层主体，即氧化物/多晶 硅层261，并至少局部地具有复合材料的特征，其中复合材料形成为圆弧和/或锥状的氮化 硅硬掩膜273,伴随着锥状的氧化物硬掩膜259。结构254的这些特征可具有减少沟槽界线 和在湿式剥除工艺的过程中所施予的液体之间的表面张力的效果，从而建立起无瓦解的沟 槽图案。结构254的笔状剖面更适用于轻易地填充例如多晶硅。
[0104] 氧化物/多晶硅层261可分别具有约2000 Λ至约10000 A的高度，在图中为例 如约5000 Λ，可具有约10纳米至约100纳米的宽度，在图中为例如约30纳米，并可具有约 80°至约89. 9°的角度，在图中为例如约89. 2°。
[0105] 第二氧化物层256可分别具有约200 A至约2000 A的高度，在图中为例如约 1300 Α，可具有约10纳米至约40纳米的宽度，在图中为例如约25纳米，并可具有约80° 至约89. 9°的角度，在图中为例如约85°。
[0106] 氮化硅层270可分别具有约200 A至约2000 A的高度，在图中为例如约600 Α，： 可具有约10纳米至约30纳米的宽度，在图中为例如约15纳米，并可具有约80°至约 89.9°的角度，在图中为例如约85°。
[0107] 笔状的硬掩膜轮廓有效地消除了沟槽弯曲、弯成弧状和瓦解的情形，而不需要改 变传统的湿式剥除方法。举例来说，一般所使用的湿式剥除温度和/或溶剂可继续用于本 发明的实施方案中。
[0108] 本发明的方法的一种实施方案总结于图14的流程图中，其中图14是叙述本发明 的一种方法的实施方案的流程图。根据所描述的实施方案并参阅图9,