叠第一氮化钛层TN1HB、铝层AFHB以及第二氮化钛层TN2HB。
[0061]随后，将说明半导体器件的上述制造方法的一个实例。首先，在半导体衬底的主表面上，形成诸如晶体管的预定半导体元件(未示出)。随后，如图5中所示，为了覆盖半导体衬底SUB的主表面，例如形成作为接触层间绝缘膜的诸如氧化硅膜的下层层间绝缘层LIL。
[0062]随后，如图6中所示，采用溅射方法等，形成第一氮化钛层TNl、铝层AF以及第二氮化钛层TN2。此外，如上所述，图6以放大方式示出半导体衬底SUB的平面中的铝层AF等的膜厚的不均匀，其不旨在限制铝层AF等的膜厚偏差。
[0063]随后，如图7中所示，通过执行预定照相制版工艺，形成用于形成布线层的光致抗蚀剂图案PR1。此时，根据设计规则的最小线宽和最小节距形成光致抗蚀剂的图案PR1。随后，如图8中所示，采用光致抗蚀剂图案PRl作为蚀刻掩膜，通过对第二氮化钛层TN2、铝层AF,以及第一氮化钛层TNl施加等离子体蚀刻，形成低压侧布线LWA、LWB和高压侧布线HWA、HffB0
[0064]随后，如图9中所示，通过借助氧灰化移除光致抗蚀剂图案PR1，暴露低压侧布线LWA, LffB和高压侧布线HWA、HWB。此外，如果需要，可在此时一并采用湿法工艺。
[0065]现在，如图10中所示，为了填充低压侧布线LWA、低压侧布线LWB、高压侧布线HffA以及高压侧布线HffB中的各个间隙，例如通过高密度等离子体CVD (化学气相沉积)方法，形成包含氧化硅膜的第一层间绝缘膜FIL。对于第一层间绝缘膜FIL的膜厚来说，这种膜厚优选为不暴露第二氮化钛层TN2LA、TN2LB、TN2HA以及TN2HB。
[0066]用于形成第一层间绝缘膜FIL的方法不限于高密度等离子体CVD方法。只要半导体元件的性能适于工艺即可，第一层间绝缘膜FIL可利用热CVD方法、溶胶凝胶方法等形成。
[0067]随后，如图11中所示，例如，通过常规采用的等离子体CVD方法，为了覆盖第一层间绝缘膜FIL，形成包含氧化硅膜的第二层间绝缘膜SIL。同样对于形成第二层间绝缘膜SIL的方法来说，只要半导体器件的性能适于工艺即可，第二层间绝缘膜SIL可利用其他方法形成。
[0068]随后，通过对第二层间绝缘膜SIL施加CMP (化学机械抛光)处理，平坦化第二层间绝缘膜SIL(参见图3)。随后，形成接触孔(未示出)。而且，如果需要，通过形成上层布线构造(未示出)，完成半导体器件的主要部分。
[0069]在上述半导体器件SD中，相对于膜厚的变化来说，在布线层(主要为铝层AF)的半导体衬底SUB的平面中，可降低第一容性元件CEA的电容和第二容性元件CEB的电容之间的差异。在这点上，将与根据比较实例的半导体器件进行比较而给出其说明。
[0070]如图12和13中所示，在根据比较实例的半导体器件CSD中，第一容性元件CCEA和第二容性元件CCEB形成为半导体衬底CSUB上的一对容性元件。第一容性元件CCEA包括第一容性元件第一部CAPl以及第一容性元件第二部CAP2。第二容性元件CCEB包括第二容性元件第一部CBPl以及第二容性元件第二部CBP2。
[0071]第一容性元件第一部CAPl以及第一容性元件第二部CAP2与第二容性元件第一部CBPl以及第二容性元件第二部CBP2相交，且在对角线方向上布置。因此，在X方向上，第一容性元件第一部CAPl以及第二容性元件第二部CBP2交替布置，且第一容性元件第二部CAP2和第二容性元件第一部CBPl交替布置。而且，在Y方向上，第一容性元件第一部CAPl以及第二容性元件第一部CBPl交替布置，且第一容性元件第二部CAP2以及第二容性元件第二部CBP2交替布置。
[0072]以下，将给出第一容性元件CAP和第二容性元件CAB的构造的更详细的说明。对于容性元件来说，鉴于电介质强度的自由度，已经进行了借助平行平板式容性元件的布线的容性元件的研发。即，由具有其中电介质被布线垂直夹着的构造的容性元件，已经进行了具有其中电介质被布线横向夹着的构造的容性元件的研发。在这种类型的容性元件中，其电容与布线长度以及布线(层)厚度的乘积(等效于容性元件的极板面积)成比例。因此，当布线层的厚度改变时，电容将改变。
[0073]如图14和15中所示，在第一容性元件CCEA的第一容性元件第一部CAPl中，形成梳状低压侧布线CALWl以及梳状高压侧布线CAHffl。低压侧布线CALWl和高压侧布线CAHffl布置为使得它们在X方向上延伸的部分交替彼此啮合。在第一容性元件第二部CAP2中，形成梳状低压侧布线CALW2以及梳状高压侧布线CAHW2。低压侧布线CALW2和高压侧布线CAHW2布置使得为它们在X方向上延伸的部分交替彼此啮合。
[0074]随后，在第二容性元件CCEB的第二容性元件第一部CBPl中，形成梳状低压侧布线CBLffl以及梳状高压侧布线CBHffl。低压侧布线CBLWl和高压侧布线CBHffl布置为使得它们在X方向上延伸的部分交替彼此啮合。在第二容性元件第二部CBP2中，形成梳状低压侧布线CBLW2以及梳状高压侧布线CBHW2。低压侧布线CBLW2和高压侧布线CBHW2布置为它们在X方向上延伸的部分交替彼此啮合。
[0075]在根据比较实例的半导体器件中，当将诸如铝层的布线层形成为低压侧布线CALffl至CB (L) HW2以及高压侧布线CAHffl至CBHW2时，布线层的膜厚在半导体衬底CSUB的平面内变化。图15以放大的方式示出这种半导体衬底CSUB的平面内的布线层膜厚的变化(不均匀)的一个方面。
[0076]为了降低由布线层的膜厚变化造成的第一容性元件CCEA的电容以及第二容性元件CCEB的电容之间的差异，第一容性元件第一部CAPl以及第一容性元件第二部CAP2布置在对角线的方向上。第二容性元件第一部CBPl以及第二容性元件第二部CBP2也布置在对角线方向上。
[0077]但是，本发明人已经证实以下要点。S卩，相对于布线层的膜厚相对薄的区域，根据第一容性元件CCEA以及第二容性元件CCEB的设置，例如第一容性元件第一部CAPl的布线层的膜厚仅薄于第一容性元件第二部CAP2、第二容性元件第一部CBPl以及第二容性元件第二部CBP2中的每一个的布线层的膜厚。
[0078]而且已经披露，对于成对容性元件来说，仍然出现第一容性元件CCEA以及第二容性元件CCEB之间的电容差，且例如对于成对容性元件来说，在采用这种第一容性元件CCEA以及第二容性元件CCEB的比较电路中，不能正确地执行参考信号和外部信号的比较。
[0079]与比较实例的半导体器件CSD相反，在该实施例的半导体器件SD中，如图1等中所示，第一容性元件CEA的低压侧布线LWA以及第二容性元件CEB的低压侧布线LWB分别在X方向上延伸，在半导体衬底SUB的主表面方向上彼此隔开，同时沿半导体衬底SUB的主表面曲折。
[0080]第一容性元件CEA的高压侧布线HffA在半导体衬底SUB的主表面方向上隔开地与曲折的低压侧布线LWA相对。而且，第二容性元件CEB的高压侧布线HffB在主表面方向上隔开地与曲折的低压侧布线LWB相对。
[0081]因此，在半导体衬底SUB的平面内，即使存在其中布线层的膜厚相对厚的区域以及布线层的膜厚相对薄的区域，在第一容性元件CEA以及第二容性元件CEB中，布线层厚的区域和布线层薄的区域也基本上占相同的百分比，使得布线层的膜厚均等。因此，与其中例如仅在一个第一容性元件第一部CAPl的区域中存在布线层厚或薄的区域的比较实例的半导体器件CSD相比，可降低第一容性元件CEA的电容和第二容性元件CEB的电容之间的差升。
[0082]图1等中所示的第一容性元件CEA和第二容性元件CEB例如可以设置在其中例如设置了 4x 4的第一容性元件CCEA以及图12中所示的第二容性元件CCEB (比较实例)的区域(区域A)中。S卩，如图16中所示，在Y方向上，低压侧布线LWA、高压侧布线HWA、低压侧布线LWB以及高压侧布线HffB(布线层)分别延伸。在X方向上，通过增加曲折数量，在第一容性元件CEA和第二容性元件CEA中的每一个中，布线层的膜厚变得进一步均等。因此，能可靠地降低第一容性元件CEA的电容和第二容性元件CEB的电容之间的差。
[0083]而且，当在区域A中设置第一容性元件CEA以及第二容性元件CEB时，无需用于电隔离第一容性元件CCEA以及第二容性元件CCEB的隔离区(宽度d:参见图12)，这可有助于降低半导体器件SD的尺寸。
[0084]在上述半导体器件中，对于层间绝缘膜来说，作为一个实例，已经解释了其中形成第一层间绝缘膜FIL以及第二层间绝缘膜SIL的情况。但是，通过省略第一层间绝缘膜FIL且采用常规等离子体CVD方法，可形成对应于第二层间绝缘膜SIL的单层层间绝缘膜。在这种情况下，可以设想布线层之间的各个空隙都没有被氮化硅膜充分填充且会形成间隙。但是，只要在制造工艺和半导体元件性能方面没有问题，则这种间隙是允许的。
[0085]而且，通过省略第二层间绝缘膜SIL以及采用高密度等离子体CVD方法，可形成对应于第一层间绝缘膜FIL的单层层间绝缘膜。此时，在高密度等离子体CVD设备中，可通过改变膜形成条件而提高膜形成速度。在任一种情况下，只要层间绝缘膜用于充分绝缘，则不限制膜形成方法和膜类型等。
[0086]此外，在上述半导体器件中，对于布线层来说，已经作为实例示出主要包含铝层的布线层。但是，可采用包含多晶硅层的布线层。在这种情况下，例如当利用多晶硅层形成栅布线时，可同时形成布线层。
[0087]第二实施例
[0088]现在将说明具有一对M頂容性元件的半导体器件的第二实例。在第一实例中，对于布线层来说，已经作为实例说明了主要包含铝的布线层(参见图1)。在第二实例中，将说明作为布线层的铜布线。
[0089]如图17和18中所示，低压侧布线LWA、LffB和高压侧布线HWA、HffB构造为铜膜层叠在作为阻挡金属层的氮化钽层上。低压侧布线LWA、高压侧布线HWA、低压侧布线LWB以及高压侧布线HffB形成为贯穿第一层间绝缘膜FIL。而且，图18以放大方式示出半导体衬底SUB的平面内的第一层间绝缘膜FIL的膜厚的不均匀。
[0090]在低压侧布线LWA中，铜膜DFLA形成在氮化钽层TTLA上，且在高压侧布线HffA中，铜膜DFHA形成在氮化钽层TTHA上。在低压侧布线LWB中，铜膜DFLB形成在氮化钽层TTLB上，且在高压侧布线HffB中，铜膜DFHB形成在氮化钽层TTHB上。
[0091]为了覆盖铜膜DFLA、DFHA, DFLB, DFHB等，例如形成包含氮化硅膜的铜扩散防止膜DKF。而且，第二层间绝缘膜SIL形成为覆盖铜扩散防止膜DKF。因为其他构造类似于图1至3中所示的半导体器件SD，因此相同的参考符号指定相同的构件且除非必要，否则将不再重复其说明。
[0092]以下将给出制造上述半导体器件的方法的一个实例的说明。在半导体衬底的主表面上形成诸如晶体管的预定半导体元件(未示出)之后，如图19中所示，例如形成诸如氧化硅膜的下层层间绝缘膜LIL以覆盖半导体衬底SUB的主表面。随后，第一层间绝缘膜FIL形成为覆盖下层层间绝缘膜LIL。此外，图19以放大方式示出半导体衬底SUB的平面内的第一层间绝缘膜FIL的膜厚的不均匀。但是，其不旨在限制第一层间绝缘膜FIL的膜厚的变化。
[0093]随后，通过镶嵌方法形成布线。如图20中所示，通过施加预定照相制版工艺，形成光致抗蚀剂图案PR2。随后，采用光致抗蚀剂图案PR2作为蚀刻掩膜，通过对第一层间绝缘膜FIL施加等离子体蚀刻，形成到达下层层间绝缘膜LIL的布线沟槽WT。
[0094]随后，如图21中所示，通过执行氧灰化移除光致抗蚀剂图案PR2。随后，如图22中所示，形成用于防止铜扩散的氮化钽层TT。随后，通过镀覆方法，铜膜DF形成在氮化钽层TT上。