半导体封装元件的制作方法
【技术领域】
[0001]本发明是关于半导体封装元件。更特定来说，本发明是关于具有电磁干扰屏蔽的半导体封装元件。
【背景技术】
[0002]由于加强处理速度及较小尺寸的需求驱使，半导体装置已变得愈来愈复杂。虽然加强处理速度及较小尺寸的益处是显而易见，但半导体装置的这些特性也可产生问题。详言的，较高时钟速度导致信号电平之间较为频繁的转换，此情形又可导致在较高频率或较短波长下的较高电平的电磁发射。电磁发射可从源半导体装置辐射，而入射于相邻半导体装置上。如果相邻的半导体装置的电磁发射电平足够高，则这些发射可不利地影响所述半导体装置的操作。此现象有时被称作电磁干扰(electromagnetic interference, EMI)。虽然较小尺寸的半导体装置可在整体电子系统内提供较高密度的半导体装置，相邻半导体装置处欲将提供较高电平的不当电磁发射而加重EMI。
[0003]—种用以减少EMI的方式是在半导体封装元件内屏蔽一组半导体装置。详言的，可通过将固定于封装外部的导电壳体或外壳接地而实现屏蔽。当来自封装的内部的电磁发射触击壳体的内表面时，这些发射的至少一部分可被短路，借此减少通过壳体且不利地影响相邻半导体装置的发射的电平。相似地，当来自相邻半导体装置的电磁发射触击壳体的外表面时，可发生电短路而减少封装内的半导体装置的EMI。
[0004]此外，以较高数据速率传送较低频率(例如，在十亿赫兹(GHz)下)的信号也可导致较高电平的电磁发射。当前可得的导电壳体或外壳足以处理从源半导体装置所产生的电场辐射的发射。然而，以较高数据速率传送较低频率信号所诱发的磁场或源辐射的发射可通过导电壳体或外壳，且不利地影响相邻半导体装置的操作。
[0005]正是在此背景下，需要开发本文中所描述的半导体封装元件及相关方法。
【发明内容】
[0006]根据本发明的实施例，提供一种半导体封装元件。所述半导体封装元件包含衬底、一或多个组件、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述衬底具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面。所述组件设置于所述衬底的所述第一表面上。所述封装本体设置于所述衬底的所述第一表面上且覆盖所述组件。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度且包括高电导率材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度且包括高导磁率材料。所述第一厚度对所述第二厚度的比率在0.2到3的范围内。所述第二导电层覆盖所述第二屏蔽层。
[0007]根据本发明的另一实施例，提供一种半导体封装元件。所述半导体封装元件包含衬底、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述衬底具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面。所述封装本体设置于所述衬底的所述第一表面上。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度且包括导电材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度且包括磁渗透材料。所述第一厚度与所述第二厚度的和在5 μπι到20 μm的范围内。所述第二导电层覆盖所述第二屏蔽层。所述半导体装置封装也可包含安置于所述衬底的所述第一表面上的一或多个组件，且所述封装本体可覆盖所述组件。
【附图说明】
[0008]图1A说明根据本发明的实施例的半导体封装元件的横截面图。
[0009]图1B说明沿着虚线圆A采取的图1A的半导体封装元件的EMI屏蔽的放大图。
[0010]图1C说明屏蔽有效性与图1A的半导体封装元件的EMI屏蔽结构之间的关系。
[0011]图1D说明屏蔽有效性与图1A的半导体封装元件的EMI屏蔽结构之间的关系。
[0012]图2说明根据本发明的另一实施例的半导体封装元件。
[0013]图3说明根据本发明的另一实施例的半导体封装元件。
[0014]图4说明根据本发明的另一实施例的半导体封装元件。
[0015]图5说明根据本发明的另一实施例的半导体封装元件。
[0016]图6A、图6B、图6C及图6D说明根据本发明的实施例的制造流程。
[0017]图7A、图7B、图7C及图7D说明根据本发明的另一实施例的制造流程。
[0018]贯穿图式及实施方式使用共同参考数字以指示相同或相似组件。本发明将从结合随附图式而采取的以下实施方式更显而易见。
【具体实施方式】
[0019]图1A说明根据本发明的实施例的半导体封装元件I的横截面图。参看图1A，半导体封装元件I包含衬底100、数个组件IlOaUlOb及110c、封装本体120、EMI屏蔽130、数个通孔140，及数个电接点150。
[0020]衬底100包括第一表面101，及与第一表面101相对的第二表面102。衬底100也包括延伸于第一表面101与第二表面102之间的侧向表面103。在一个实施例中，侧向表面103为实质上平面的，且具有相对于第一表面101或第二表面102的实质上正交定向(或实质上90°定向)。
[0021]衬底100是通过(例如)印刷电路板(PCB)(例如纸基铜箔层压物、复合铜箔衬底，或聚合物浸渍式玻璃纤维基铜箔层压物)而形成。衬底100可具有用于电性连接设置于衬底100的第一表面101上的组件IlOaUlOb及IlOc的电连接件(未图示)，例如重布层(redistribut1n layer, RDL)。
[0022]组件110a、IlOb及IlOc设置于衬底100的第一表面101上。在一实施例中，组件IlOb为半导体芯片，而组件IlOa及IlOc为被动装置，例如电阻器、电容器或电感器。组件IlOb经由一组导线112而电性连接到衬底100。在另一实施例中，组件IlOb可经由一组焊料凸块(未图示)而覆晶接合到衬底100。所述组导线112可由(例如)金、铜或另一合适导电材料形成。组件IlOa及IlOc表面粘着到衬底100。尽管图1A中展示三个组件，但在其它实施例中可包含更多或更少组件。
[0023]通孔140邻近于衬底100的周边而设置。更特定来说，通孔140邻近于衬底100的侧向表面103而设置。在一实施例中，通孔140可为接地片段。通孔140电性连接到包含于衬底100中的电连接件中的至少一些且提供电路径以减少EMI。通孔140中的每一者包含:第一部分140a，其邻近于衬底100的第一表面101而设置；及第二部分140b，其邻近于衬底100的第二表面102而设置。在一个实施例中，通孔140的高度可与衬底100的厚度实质上相同，即，其中通孔140的高度与衬底100的厚度之间的差小于或等于衬底100的厚度的±10%，例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%。在一个实施例中，通孔140是由金属、金属合金或另一合适导电材料形成。
[0024]电接点150邻近于衬底100的第二表面102而设置。电性接点150提供半导体封装元件I的输入及输出的电性连接。在一个实施例中，电接点150中的至少一些经由包含于衬底100中的电连接件中的至少一些而电性连接到组件110a、IlOb及110c。在一实施例中，电接点150中的至少一者为接地电接点，且经由包含于衬底100中的电连接件中的至少一些而电性连接到通孔140。
[0025]封装本体120设置于衬底100的第一表面101上，且覆盖组件110a、IlOb及110c、衬底100的第一表面101的部分及通孔140的部分，以便提供机械稳定性以及预防氧化、湿气及其它环境条件的保护。封装本体120可包含(例如)具有填料的环氧树脂。在一实施例中，封装本体120的侧向表面120a、衬底的侧向表面103及通孔140的侧向表面实质上共平面，其中，在所说