狭缝760向下且完全地延伸通过封装本体120且部分地通过衬底500。换句话说，衬底500在半切过程中未被完全地切穿，且存有衬底500的突出部分500p。
[0063]参看图7D，邻近于暴露表面(包含封装本体120的外部表面、衬底500的侧向表面503，及衬底500的突出部分500p的顶部表面501p)而形成EMI屏蔽130。可通过使用数种涂覆技术(例如CVD、PVD、无电极电镀、电镀、印刷、喷射、派镀，或真空沉积)中的任一者而形成EMI屏蔽130。
[0064]在一个实施例中，EMI屏蔽130为多层的，其包括如图1B所示的晶种层130a、第一屏蔽层130b、第二屏蔽层130c及保护层130d，且因此可使用相同涂覆技术或不同涂覆技术而形成不同层。在另一实施例中，形成EMI屏蔽130的过程可包括以下操作:(i)通过使用PVD, CVD、无电极电镀、电镀或溅镀而形成晶种层130a ; (ii)通过使用PVD、CVD、无电极电镀、电镀或喷射而形成第一屏蔽层130b及第二屏蔽层130c ;及(iii)通过PVD、CVD、无电极电镀、电镀或喷射而形成保护层130d。在一个实施例中，第一屏蔽层130b可通过溅镀铜而形成，且第二屏蔽层130c可通过电极电镀镍而形成，以便增强EMI屏蔽130的导磁率。
[0065]接着，沿着虚线A-A’切穿衬底500而执行单个化过程，以便形成如图5所示的半导体封装元件5。单个化过程可通过(例如)刀具切割过程或激光切割过程而执行。
[0066]如本文中所使用，术语“实质上”、“实质”、“大约”及“约”用以描述及考虑小变化。当结合事件或详情而使用时，所述术语可指所述事件或详情精确地发生的实例以及所述事件或详情以相当准确的近似值发生的实例。举例来说，所述术语可指小于或等于± 10%，例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%。
[0067]另外，有时在本文中以范围格式来呈现量、比率及其它数值。应理解，此范围格式是出于便利及简洁起见而使用，且应被灵活地理解为不仅包含被明确地指定为一范围的极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，就如同每一数值及子范围被明确地指定一样。
[0068]虽然本发明已参考其特定实施例予以描述及说明，但这些描述及说明并不限制本发明。所述领域的技术人员应理解，在不脱离如由随附权利要求书界定的本发明的真实精神及范围的情况下，可进行各种改变且可取代等效者。图示可能未必按比例绘制。归因于制造过程及容限，在本发明中的艺术再现与实际设备之间可存在区别。可存在未被特定地说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或过程适应于本发明的目标、精神及范围。所有这些修改意欲在此处随附的权利要求书的范围内。虽然已参考按特定次序而执行的特定操作来描述本文中所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可组合、细分，或重新排序这些操作以形成等效方法。因此，除非本文中有特定指示，否则操作的次序及分组并非对本发明的限制。
【主权项】
1.一种半导体封装元件，其包括: 衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面； 至少一个组件，其设置于所述衬底的所述第一表面上； 封装本体，其设置于所述衬底的所述第一表面上且覆盖所述组件； 第一导电层，其覆盖所述封装本体及所述衬底的至少一部分； 第一屏蔽层，其覆盖所述第一导电层，所述第一屏蔽层具有第一厚度且包括高导电率材料； 第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括高导磁率材料，所述第一厚度对所述第二厚度的比率在0.2到3的范围内；及第二导电层，其覆盖所述第二屏蔽层。2.根据权利要求1所述的半导体封装元件，其中所述第一厚度对所述第二厚度的所述比率在0.33到I的范围内。3.根据权利要求1所述的半导体封装元件，其中所述高导电率材料是选自Cu及Ag，且所述高导磁率材料是选自N1、Fe、FeCo、FeNi及NiV。4.根据权利要求1所述的半导体封装元件，其中所述第一厚度与所述第二厚度的和在5 μ m至丨J 20 μ m的范围内。5.根据权利要求4所述的半导体封装元件，其中所述第一厚度与所述第二厚度的所述和在9 μ m至Ij 16 μ m的范围内。6.根据权利要求4所述的半导体封装元件，其中所述第一厚度与所述第二厚度的所述和在5μπι到7μπι的范围内。7.根据权利要求1所述的半导体封装元件，其中所述衬底包括电性连接到所述第一导电层的接地片段。8.根据权利要求7所述的半导体封装元件，其中所述接地片段邻近于所述衬底的所述第一表面而设置，所述接地片段的一部分是由所述封装本体覆盖，且所述接地片段的另一部分从所述封装本体暴露。9.根据权利要求7所述的半导体封装元件，其中所述接地片段设置于所述衬底中且从所述衬底的所述侧向表面暴露。10.根据权利要求9所述的半导体封装元件，其中所述接地片段为延伸于所述衬底的所述第一表面与所述第二表面之间的通孔。11.根据权利要求9所述的半导体封装元件，其中所述接地片段为侧向地延伸到所述衬底的所述侧向表面的迹线。12.—种半导体封装元件，其包括: 衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面； 封装本体，其设置于所述衬底的所述第一表面上； 第一导电层，其覆盖所述封装本体及所述衬底的至少一部分； 第一屏蔽层，其覆盖所述第一导电层，所述第一屏蔽层具有第一厚度且包括导电材料； 第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括磁渗透材料，其中所述第一厚度与所述第二厚度的和在5 μ m到20 μ m的范围内；及 第二导电层，其覆盖所述第二屏蔽层。13.根据权利要求12所述的半导体封装元件，其中所述第一厚度与所述第二厚度的所述和在9 μ m至Ij 16 μ m的范围内。14.根据权利要求12所述的半导体封装元件，其中所述导电材料是选自Cu及Ag，且所述磁渗透材料是选自N1、Fe、FeCo、FeNi及NiV。15.根据权利要求12所述的半导体封装元件，其中所述第一厚度对所述第二厚度的比率在0.33到I的范围内。16.根据权利要求12所述的半导体封装元件，其中所述衬底包括电性连接到所述第一导电层的接地片段。17.根据权利要求16所述的半导体封装元件，其中所述接地片段邻近于所述衬底的所述第一表面而设置，所述接地片段的一部分是由所述封装本体覆盖，且所述接地片段的另一部分从所述封装本体暴露。18.根据权利要求16所述的半导体封装元件，其中所述接地片段设置于所述衬底中且从所述衬底的所述侧向表面暴露。19.根据权利要求18所述的半导体封装元件，其中所述接地片段为延伸于所述衬底的所述第一表面与所述第二表面之间的通孔。20.根据权利要求18所述的半导体封装元件，其中所述接地片段为侧向地延伸到所述衬底的所述侧向表面的迹线。
【专利摘要】一种半导体封装元件包含衬底、至少一个组件、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述组件设置于所述衬底的第一表面上。所述封装本体设置于所述衬底的所述第一表面上且覆盖所述组件。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度并包含高电导率材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度并包含高磁导率材料。所述第一厚度对所述第二厚度的比率在0.2到3的范围内。所述第二导电层覆盖所述第二屏蔽层。
【IPC分类】H01L23/552
【公开号】CN105552061
【申请号】CN201510690564
【发明人】林奕嘉, 府玠辰, 廖国宪, 林政男
【申请人】日月光半导体制造股份有限公司
【公开日】2016年5月4日
【申请日】2015年10月22日
【公告号】US9269673