[0095]随后，如图23中所示，通过执行化学机械抛光，保留布线沟槽WT中的氮化钽层TT的部分以及铜膜DF的部分，移除位于第一层间绝缘膜FIL的顶面上的铜膜DF的部分以及氮化钽层TT的部分。因此，低压侧布线LWA、高压侧布线HWA、低压侧布线LWB以及高压侧布线HffB形成为贯穿层间绝缘膜FIL。
[0096]随后，如图24中所示，例如通过等离子体CVD方法，包含氮化硅膜的铜扩散防止膜DKF形成为覆盖暴露的低压侧布线LWA、高压侧布线HWA、低压侧布线LWB以及高压侧布线HffB等。随后，在类似于图10中所示的工艺中，形成第二层间绝缘膜SIL (未示出)。
[0097]随后，通过对第二层间绝缘膜施加化学机械抛光，平坦化第二层间绝缘膜SIL(参见图18)。随后，形成接触孔(未示出)。而且，如果需要，则通过形成上层布线构造(未示出)，完成半导体器件的主要部分。
[0098]在上述半导体器件SD中，与图1等中所示的半导体器件相同，第一容性元件CEA的低压侧布线LWA以及第二容性元件CEB的低压侧布线LWB分别在X方向上延伸，在半导体衬底SUB的主表面方向上彼此隔开，同时沿半导体衬底SUB的主表面曲折。
[0099]第一容性元件CEA的高压侧布线HffA在半导体衬底SUB的主表面方向上与低压侧布线LWA隔开地与曲折的低压侧布线LWA相对。而且，第二容性元件CEB的高压侧布线HffB在主表面方向上与低压侧布线LWB隔开地与曲折低压侧布线LWB相对。
[0100]因此，在半导体衬底SUB的平面内，即使存在其中对应于布线层的厚度的第一层间绝缘膜FIL的膜厚相对厚的区域以及其中膜厚相对薄的区域，在第一容性元件CEA以及第二容性元件CEB中，布线层厚的区域和布线层薄的区域也基本上占相同的百分比，使得布线层的膜厚均等。因此，类似于第一实施例中说明的情况，与比较实例的半导体器件CSD相比，变得能够降低第一容性元件CEA的电容和第二容性元件CEB的电容之间的差异。
[0101]而且，在上述半导体器件SD中，第一容性元件CEA的低压侧布线LWA以及高压侧布线HWA，以及第二容性元件CEB的低压侧布线LWB和高压侧布线HffB通过镶嵌方法形成为第一层间绝缘膜FIL中的铜布线。对应于布线沟槽的开口在通过镶嵌方法形成铜布线时形成在光致抗蚀剂图案PR2的光致抗蚀剂中(参见图20)。
[0102]因此，光致抗蚀剂的图案PR2构造为不容易下降，使得铜布线能被精确地形成。特别地，当铜布线的宽度和铜布线之间的间距变窄时，镶嵌方法是更有利的。而且，随着铜布线之间的间距变窄，变得能够增加第一容性元件CEA和第二容性元件CEB的每单位面积的相应静电电容。
[0103]第三实施例
[0104]现在将说明具有一对M頂容性元件的半导体器件的第三实例。在第一实例中，说明了第一容性元件CEA的低压侧布线LWA和第二容性元件CEB的低压侧布线LWB单独形成的情况(参见图1)。
[0105]在第三实例中，将给出其低压侧布线LWA和低压侧布线LWB被电短路并被采用的情况的说明。对于电短路且采用低压侧布线LWA和LWB的一个方面来说，采用共享低压侧布线。
[0106]如图25和26中所示，对于成对M頂容性元件来说，第一容性元件CEA包括共享低压侧布线LW (第一布线)、高压侧布线HffA (第二布线)以及第一层间绝缘膜FIL的一部分(电介质)。对于成对M頂容性元件来说，第二容性元件CEB包括共享低压侧布线LW (第一布线)、高压侧布线HffB (第四布线)以及第一层间绝缘膜FIL的一部分(电介质)。
[0107]共享低压侧布线LW在X方向上延伸，同时沿半导体衬底SUB的主表面曲折。高压侦怖线HffA在主表面方向上与低压侧布线LW隔开地与低压侧布线LW相对。在相对于低压侧布线LW与高压侧布线HffA相反的一侧上，高压侧布线HffB在主表面方向上与低压侧布线Lff隔开地与低压侧布线LW相对。
[0108]如图26中所示，在沿X方向的一个截面中，包括高压侧布线HffA和低压侧布线LW的第一容性元件CEA布线组以及包括高压侧布线HffB和低压侧布线LW的第二容性元件CEB布线组沿X方向交替设置。
[0109]类似于第一实例的情况，低压侧布线LW、高压侧布线HffA以及高压侧布线HffB是三层构造，其中铝层位于两个氮化钛层之间。而且，图26以放大方式示出半导体衬底SUB的平面内的低压侧布线LW、高压侧布线HffA以及高压侧布线HffB的厚度的不均匀(变化)。因为其他构造类似于图1至3中所示的半导体器件SD，因此相同的参考符号指定相同构件且除非需要，否则将不再重复其说明。
[0110]除了低压侧布线是共享低压侧布线LW之外，上述半导体器件可通过基本上与第一实例相同的制造方法制造。
[0111]首先，在形成覆盖半导体衬底的主表面的下层层间绝缘膜之后，形成第一氮化钛层、铝层以及第二氮化钛层(都未示出)。随后，形成用于图案化共享低压侧布线LW等的光致抗蚀剂图案(未示出)。随后，采用光致抗蚀剂图案作为蚀刻掩膜，通过执行等离子体蚀亥IJ，形成低压侧布线LW、高压侧布线HffA以及高压侧布线HffB (参见图26)。
[0112]随后，形成第一层间绝缘膜FIL以覆盖低压侧布线LW，高压侧布线HffA以及高压侧布线HffB。当进一步形成第二层间绝缘膜SIL等以覆盖第一层间绝缘膜FIL (参见图26)时完成半导体器件的主要部分(参见图26)。
[0113]在上述半导体器件SD中，低压侧布线LW由在X方向上延伸，同时沿半导体衬底SUB的主表面曲折的第一容性元件CEA和第二容性元件CEB共享。第一容性元件CEA的高压侧布线HffA在半导体衬底SUB的主表面方向上与低压侧布线LW隔开地与曲折的低压侧布线LW相对。而且，第二容性元件CEB的高压侧布线HffB在主表面方向上与低压侧布线LW隔开地与曲折的低压侧布线LW相对。
[0114]因此，如第一实施例中所述，在半导体衬底SUB的平面内，即使第一容性元件CEA和第二容性元件CEB中存在与布线层的厚度对应的铝层的膜厚相对薄的区域以及其中膜厚相对薄的区域，布线层厚的区域以及布线层薄的区域也基本占相同的百分比，使得布线层的膜厚均匀。因此，与比较实例的半导体器件CSD(参考图13等)相比，可降低第一容性元件CEA的电容和第二容性元件CEB的电容之间的差。
[0115]而且，在上述半导体器件SD中，第一容性元件CEA的低压侧布线和第二容性元件CEB的低压侧布线作为共享低压侧布线LW。因此，与形成两个低压侧布线的情况相比，可增加作为该对MIM电容的每单位面积的静电电容。
[0116]而且，为了进一步确保静电电容，如图27中所示，该构造可以是使低压侧布线LW的一端在X方向(正)上沿高压侧布线HffA延伸且低压侧布线LW的另一端在X方向(负)上沿高压侧布线HffB延伸。
[0117]在上述半导体器件SD中，对于低压侧布线LW、高压侧布线HffA以及高压侧布线HffB来说，可采用主要包含铜布线的布线层。
[0118]第四实施例
[0119]现在将说明具有一对M頂容性元件的半导体器件的第四实例。在第一至第三实例中，对于布线层来说，作为实例描述单层布线层。在第四实例中，将作为实例说明双层布线层。
[0120]如图28和29中所示，第一容性元件CEA和第二容性元件CEB包括第一布线层和第二布线层。第一容性元件CEA的第一容性元件第一部CEAl以及第二容性元件CEB的第二容性元件第一部CEBl还由第一布线层形成。第一容性元件CEA的第一容性元件第二部CEA2以及第二容性元件CEB的第二容性元件第二部CEB2由第二布线层形成。
[0121]第一容性元件第一部CEAl包括低压侧布线LWAl、高压侧布线HffAl以及第一层间绝缘膜FIL。第一容性元件第二部CEA2包括低压侧布线LWA2、高压侧布线HWA2以及第二层间绝缘膜SIL。低压侧布线LWAl以及低压侧布线LWA2通过过孔VAL电耦合。高压侧布线HffAl以及高压侧布线HWA2通过过孔VAH电耦合。
[0122]第二容性元件第一部CEBl包括低压侧布线LWBl、高压侧布线HffBl以及第一层间绝缘膜FIL。第二容性元件第二部CEB2包括低压侧布线LWB2、高压侧布线HWB2以及第二层间绝缘膜SIL。低压侧布线LWBl和低压侧布线LWB2通过过孔VBL电耦合。高压侧布线HffBl和高压侧布线HWB2通过过孔VBH电耦合。
[0123]为了简化，图28示出第一布线层从第二布线层偏离且预定布线通过过孔VAL、VAH、VBL以及VHB彼此电耦合。但是在实际的半导体器件中，第一布线层和第二布线层布置为在平面图中观察时重叠。在这点上，“在平面图中观察时”暗示二维图案。换言之，其是指在基本上垂直于半导体衬底SUB的主表面的方向上观察时的图案。在半导体器件SD中，在平面图中观察时的第一布线层的电势和第二布线层的电势被设定为相同值。
[0124]图29分别以放大方式示出第一层中的低压侧布线LWAl、LWBl和高压侧布线HffAl、HffBl的半导体衬底SUB的平面内的厚度的不均匀(变化)。类似地，图29分别以放大方式示出第二层中的低压侧布线LWA2、LWB2和高压侧布线HWA2、HWB2的半导体衬底SUB的平面内的厚度的不均匀(变化)。
[0125]如在第一实例的情况下，第一层中的低压侧布线LWAl、LffBl和高压侧布线HffAl、HffBl是三层构造，其中铝层位于两个氮化钛层之间。而且，第二层中的低压侧布线LWA2、LWB2和高压侧布线HWA2、HWB2也是三层构造，其中铝层位于两个氮化钛层之间。此外，因为其他构造类似于图1至3中所示的半导体器件SD的构造，因此相同的参考符号指定相同的构件且除非需要，否则将不再重复其说明。
[0126]上述半导体器件SD具有两个布线层且可通过重复基本上与第一实例相同的制造方法而制造。
[0127]首先，形成覆盖半导体衬底的主表面的下层层间绝缘膜。随后，形成第一氮化钛层、铝层以及第二氮化钛层(都未示出)。随后，形成用于图案化第一布线层的光致抗蚀剂图案(未示出)。随后，采用光致抗蚀剂图案作为蚀刻掩膜，通过执行等离子体蚀刻，形成低压侧布线LWAl、LWBl以及高压侧布线HffAl、HffBl (参见图29)。
[0128]随后，形成第一层间绝缘膜FIL以覆盖低压侧布线LWA1、LffBl,以及高压侧布线HffAl和HffBl。随后，通过第一层间绝缘膜FIL，形成过孔VAH、VAL和VBH以分别电耦合至低压侧布线LWAl、LWBl和高压侧布线HffAl、HffBl。
[0129]随后，形成第一氮化钛层、铝层以及第二氮化钛层(都未示出)。随后，形成用于图案化第二布线层的光致抗蚀剂图案(未示出)。随后，采用光致抗蚀剂图案作为蚀刻掩膜，通过执行等离子体蚀刻，形成低压侧布线LWA2、LWB2以及高压侧布线HWA2、HWB2(参见图29) ο
[0130]低压侧布线LWA2通过过孔VAL与低压侧布线LWAl电耦合，且低压侧布线LWB2通过过孔VBL与低压侧布线LWBl电耦合。高压侧布线HWA2通过过孔VAH与高压侧布线HffAl电耦合。而且，高压侧布线HWB2通过过孔VBH与高压侧布线HffBl电耦合。
[0131]随后，当形成第二绝缘膜SIL等以覆盖低压侧布线LWA2、LWB2和高压侧布线HWA2、HWB2时，完成半导体器件的主要部分(参见图29)。
[0132]在上述半导体器件SD中，首先，第一容性元件第一部CEAl的低压侧布线LWAl以及第二容性元件第二部CEBl的低压侧布线LWBl分别在X方向上延伸，在半导体衬底SUB的主表面方向上彼此隔开，同时沿半导体衬底SUB的主表面曲折。
[0133]第一容性元件第一部CEAl的高压侧布线HffAl在半导体衬底SUB的主表面方向上与低压侧布线LWAl隔开地与曲折的低压