侧布线LWAl相对。而且，第二容性元件第一部CEBl的高压侧布线HffBl在主表面方向上与低压侧布线LWBl隔开地与曲折的低压侧布线LffBl相对。
[0134]而且，第一容性元件第二部CEA2的低压侧布线LWA2以及第二容性元件第二部CEB2的低压侧布线LWB2分别在X方向上延伸、在半导体衬底SUB的主表面方向上彼此隔开，同时沿半导体衬底SUB的主表面曲折。
[0135]第一容性元件第二部CEA2的高压侧布线HWA2在半导体衬底SUB的主表面方向上与低压侧布线LWA2隔开地与曲折的低压侧布线LWA2相对。而且，第二容性元件第二部CEB2的高压侧布线HWB2在主表面方向上与低压侧布线LWB2隔开地与曲折的低压侧布线LWB2相对。
[0136]因此，如第一实施例中所述，在第一容性元件CEA和第二容性元件CEB中，第一层布线层的膜厚以及第二层布线层的膜厚分别均等。因此，可降低第一容性元件第一部CEAl的电容和第二容性元件第一部CEBl的电容之间的差异。而且可降低第一容性元件第二部CEA2的电容和第二容性元件第二部CEB2的电容之间的差异。
[0137]因此，变得能够降低其中第一容性元件第一部CEAl和第一容性元件第二部CEA2并联耦合的第一容性元件CEA的电容与其中第二容性元件第一部CEBl以及第二容性元件第二部CEB2并联耦合的第二容性元件CEB的电容之间的差异。
[0138]而且，在上述半导体器件SD中，第一容性元件第一部CEAl和第二容性元件第一部CEBl由第一布线层形成。而且，第一容性元件第二部CEA2和第二容性元件第二部CEB2由第二布线层形成。第一容性元件CEA和第二容性元件CEB为层叠构造。因此，可增加每单位面积的静电电容。
[0139]在第一容性元件CEA中，第一容性元件第一部CEAl和第一容性元件第二部CEA2通过过孔VAL和VAH电耦合。而且，在第二容性元件CEB中，第二容性元件第一部CEBl和第二容性元件第二部CEB2通过过孔VBL和VBH电耦合。过孔VAL、VAH、VBL和VBH的数量没有限制。通过形成多个过孔VAL、VAH、VBL和VBH，可增大每两个过孔之间的静电电容，且因此可增大每单位面积的静电电容。
[0140]而且，希望过孔具有对称性质。而且，替代要形成的过孔，第一容性元件第一部和第二容性元件第一部可作为一个容性元件，且第一容性元件第二部和第二容性元件第二部可作为另一容性元件。而且，可层叠容性元件以便降低每单位面积电容。而且，在上述半导体器件SD中，已经作为实例示出主要包含铝的布线层。但是，与第二实施例相同，可采用铜布线。
[0141]第五实施例
[0142]现在将说明具有一对M頂容性元件的半导体器件的第五实例。在第四实例中，已经作为实例描述了其中在平面图中重叠的第一层布线层的电势和第二层布线层的电势相同的情况。在第五实例中，将说明其中在平面图中重叠的第一层布线层的电势和第二层布线层的电势不同的情况。
[0143]如图30和31中所示，第一容性元件CEA的第一容性元件第一部CEAl和第二容性元件CEB的第二容性元件第一部CEBl由第一层布线层形成。而且，第一容性元件CEA的第一容性元件第二部CEA2和第二容性元件CEB的第二容性元件第二部CEB2由第二层布线层形成。
[0144]第一容性元件第一部CEAl包括低压侧布线LWAl、高压侧布线HffAl以及第一层间绝缘膜FIL。第一容性元件第二部CEA2包括低压侧布线LWA2、高压侧布线HWA2以及第二层间绝缘膜SIL。低压侧布线LWAl和低压侧布线LWA2通过布线EJAL电耦合。高压侧布线HffAl和高压侧布线HWA2通过布线EJAH电耦合。
[0145]第二容性元件第一部CEBl包括低压侧布线LWB1、高压侧布线HffBl以及第一层间绝缘膜FIL。第二容性元件第二部CEB2包括低压侧布线LWB2、高压侧布线HWB2以及第二层间绝缘膜SIL。低压侧布线LWBl和低压侧布线LWB2通过布线EJBL电耦合。高压侧布线HffBl和高压侧布线HWB2通过布线EJBH电耦合。此外，布线EJAH、EJAL、EJBH和EJBL布置在其中形成第一容性元件CEA和第二容性元件CEB的区域外部的区域中。
[0146]在图30中，为了简化，第一布线层与第二布线层偏离，且附图示出其中预定布线层分别通过布线EJAH、EJAL、EJBH和EJBL电耦合。但是在实际的半导体器件中，第一布线层和第二布线层在平面图中重叠。而且，在半导体器件SD中，在平面图中重叠的第一布线层的电势和第二布线层的电势被设定为不同。
[0147]图31以放大方式示出半导体衬底SUB的平面中的第一层低压侧布线LWA1、LffBl和高压侧布线HffAUHffBl的厚度的不均匀(变化)。类似地，图31也以放大方式示出半导体衬底SUB的平面中的第二层低压侧布线LWA2、LWB2和高压侧布线HWA2、HWB2的厚度的不均匀(变化)。
[0148]与第一实例相同，第一层中的低压侧布线LWA1、LWBl和高压侧布线HffAl、HffBl是三层构造，其中铝层位于两个氮化钛层之间。而且，第二层中的低压侧布线LWA2、LWB2和高压侧布线HWA2、HWB2也是三层构造，其中铝层位于两个氮化钛层之间。因为其他构造类似于图1至3中所示的半导体器件SD的构造，因此相同的参考符号指定相同的构件且除非需要，否则将不再重复其说明。
[0149]上述半导体器件SD具有两个布线层，且可通过重复基本上与第一实例相同的制造工艺而制造。
[0150]首先，形成覆盖半导体衬底的主表面的下层层间绝缘膜。随后，形成第一氮化钛层、铝层以及第二氮化钛层(都未示出)。随后，形成用于图案化第一布线层的光致抗蚀剂图案(未示出)。而且，采用光致抗蚀剂图案作为蚀刻掩膜，通过执行等离子体蚀刻，形成低压侧布线LWAULWB1以及高压侧布线HffAUHffBl (参见图31)。
[0151]随后，形成第一层间绝缘膜FIL以覆盖低压侧布线LWA1、LffBl以及高压侧布线HffAl和HWB1。随后，形成第一氮化钛层、铝层以及第二氮化钛层(都未示出)。而且，形成用于图案化第二布线层的光致抗蚀剂图案(未示出)。随后，采用光致抗蚀剂图案作为蚀刻掩膜，通过执行等离子体蚀刻，形成低压侧布线LWA2、LWB2以及高压侧布线HWA2、HWB2 (参见图31)。
[0152]随后，形成第二层间绝缘膜SIL等以覆盖低压侧布线LWA2、LWB2和高压侧布线HWA2、HWB2。而且，在一系列工艺的适当工艺中，形成第一容性元件CEA和第二容性元件CEB，且在该区域外部的预定区域中，形成布线EJAH、EJAL、EJBH和EJBL(参见图30)。因此，完成半导体器件的主要部分(参见图31)。
[0153]在上述半导体器件SD中，首先，第一容性元件第一部CEAl的低压侧布线LWAl以及第二容性元件第一部CEBl的高压侧布线HffBl分别在X方向上延伸，在半导体衬底SUB的主表面方向上彼此隔离，同时沿半导体衬底SUB的主表面曲折。
[0154]第一容性元件第一部CEAl的高压侧布线HffAl在半导体衬底SUB的主表面方向上与低压侧布线LWAl隔开地与曲折的低压侧布线LWAl相对。而且，第二容性元件第一部CEBl的低压侧布线LWBl在主表面方向上与高压侧布线HffBl隔开地与曲折的高压侧布线HffBl相对。
[0155]而且，第一容性元件第二部CEA2的高压侧布线HWA2以及第二容性元件第二部CEB2的低压侧布线LWB2分别在X方向上延伸、在半导体衬底SUB的主表面方向上彼此隔离，同时沿半导体衬底SUB的主表面曲折。
[0156]第一容性元件第二部CEA2的低压侧布线LAW2在半导体衬底SUB的主表面方向上与高压侧布线HWA2隔开地与曲折的高压侧布线HWA2相对。而且，第二容性元件第二部CEB2的高压侧布线HWB2在主表面方向上与低压侧布线LWB2隔开地与曲折的低压侧布线LWB2相对。
[0157]因此，如第一实施例中所述，在第一容性元件CEA和第二容性元件CEB中，第一层布线层的膜厚以及第二层布线层的膜厚分别均等。因此，可降低第一容性元件第一部CEAl的电容和第二容性元件第一部CEBl的电容之间的差异。而且可降低第一容性元件第二部CEA2的电容和第二容性元件第二部CEB2的电容之间的差异。
[0158]以此方式，能够降低其中第一容性元件第一部CEAl和第一容性元件第二部CEA2并联耦合的第一容性元件CEA的电容与其中第二容性元件第一部CEBl以及第二容性元件第二部CEB2并联耦合的第二容性元件CEB的电容之间的差异。
[0159]在上述半导体器件SD中，第一容性元件第一部CEAl和第二容性元件第一部CEBl由第一布线层形成。而且，第一容性元件第二部CEA2和第二容性元件第二部CEB2由第二布线层形成。第一容性元件CEA和第二容性元件CEB为层叠构造。
[0160]而且，在半导体器件SD中，在平面图中重叠的第一层布线层的电势和第二层布线层的电势不同。因此，如图31和32中所示，第一层布线层和第二层布线层之间的寄生电容PCA进一步添加至第一容性元件CEA的电容。而且，第一层布线层和第二层布线层之间的寄生电容PCB进一步添加至第二容性元件CEB的电容。因此，可进一步增加每单位面积的静电电容。
[0161]在上述半导体器件SD中，对于用于第一和第二容性元件CEA和CEB的布线来说，已经作为实例示出主要包含铝的布线。但是，与第二实施例的情况相同，可采用铜布线。
[0162]第六实施例
[0163]现在将说明具有一对M頂容性元件的半导体器件的第六实例。
[0164]如图33中所示，对于成对M頂容性元件来说，第一容性元件CEA包括共享低压侧布线LW、高压侧布线HffA以及第一层间绝缘膜FIL的一部分。对于成对M頂容性元件来说，第二容性元件CEB包括共享低压侧布线LW、高压侧布线HffB以及第一层间绝缘膜FIL的一部分。
[0165]低压侧布线LW包括:在X方向上延伸的X方向延伸部XL ;以及在基本上垂直于X方向的Y方向上分别从X方向延伸部XL延伸的多个Y方向延伸部YL。高压侧布线HffA包括分别在Y方向上延伸的多个高压侧布线HffAl、HWA2、HWA3和HWA4。而且，高压侧布线HffB包括分别在Y方向上延伸的多个高压侧布线HffBl、HWB2、HWB3和HWB4。
[0166]对于高压侧布线HffAl、HWA2、HWA3和HWA4，以及高压侧布线HffBl、HWB2、HWB3和HWB4来说，高压侧布线HffAl布置在位于一个Y方向延伸部YL和相邻的另一 Y方向延伸部YL之间的区域中，且高压侧布线HffBl布置在该另一 Y方向延伸部YL和相邻的又一 Y方向延伸部YL之间的区域中。沿X方向交替设置的高压侧布线HWA1、HWA2、HWA3和HWA4以及高压侧布线HffBl、HWB2、HWB3和HWB4与低压侧布线LW相对。
[0167]高压侧布线HWA1、HWA2、HWA3 和 HWA4 分别经由过孔 VAH1、VAH2、VAH3 和 VAH4，通过布线EJAH彼此电耦合。高压侧布线HffBl、HWB2、HWB3和HWB4分别经由过孔VBHUVBH2、VBH3和VBH4，通过布线EJBH彼此电耦合。在不同于其中设置了高压侧布线HffA和HffB的层中分别形成布线EJAH和布线EJBH。
[0168]上述半导体器件SD可通过基本上与第三实例相同的制造方法制造。
[0169]首先，形成覆盖半导体衬底的主表面的下层层间绝缘膜。随后，形成第一氮化钛层、铝层以及第二氮化钛层(都未示出)。随后，形成用于图案化共享低压侧布线LW等的光致抗蚀剂图案(未示出)。随后，采用光致抗蚀剂图案作为蚀刻掩膜，通过执行等离子体蚀亥IJ，形成低压侧布线LW、高压侧布线HffA以及高压侧布线HffB (参见图33)。
[0170]