自修复型栅极驱动电路的制作方法

自修复型栅极驱动电路的制作方法
【专利摘要】本发明涉及自修复型栅极驱动电路。该自修复型栅极驱动电路包括级联的多个GOA单元，第N级GOA单元包括上拉控制电路（100），上拉电路（200），下传电路（300），下拉电路（400），自举电容（500），第一下拉维持电路（600），第二下拉维持电路（700），及桥接电路（800）；该桥接电路（800）包括第一薄膜晶体管（T55），其栅极连接该栅极信号点（Q（N）），漏极和源极分别连接第一电路点（K（N））和第二电路点（P（N））；工作时，该第一电路点（K（N））和该第二电路点（P（N））交替处于高电位。本发明的自修复型栅极驱动电路可以降低由于制程或GOA电路长时间操作的原因造成的下拉维持电路的失效风险，实现电路自修复功能。
【专利说明】自修复型栅极驱动电路
【技术领域】
[0001]本发明涉及液晶【技术领域】，尤其涉及一种自修复型栅极驱动电路。
【背景技术】
[0002]阵列基板行驱动(Gate Driver On Array,简称GOA),也就是利用现有薄膜晶体管液晶显示器阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。
[0003]现有的GOA电路，通常包括级联的多个GOA单元，每一级GOA单元对应驱动一级水平扫描线。GOA单元的主要结构包括上拉电路(Pull-up part),上拉控制电路(Pull-upcontrol part),下传电路(Transfer Part),下拉电路(Key Pull-down Part)和下拉维持电路(Pull-down Holding Part),以及负责电位抬升的自举(Boast)电容。
[0004]上拉电路主要负责将时钟信号(Clock)输出为栅极信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级GOA电路传递过来的下传信号或者Gate信号；下拉电路负责在第一时间将Gate拉低为低电位，即关闭Gate信号；下拉维持电路则负责将Gate输出信号和上拉电路的Gate信号(通常称为Q点)维持(Holding)在关闭状态(即负电位)，通常有两个下拉维持模块交替作用；自举电容(C boast)则负责Q点的二次抬升，这样有利于上拉电路的G (N)输出。
[0005]1、在实际应用中发现GOA电路的下拉维持部分最容易受到长时间的应力(Stress)作用使得一些起关键作用的薄膜晶体管(TFT)失效，这样就增加了 GOA电路的失效风险，而且由于目前设计的GOA电路不具备修复功能使得发生这种风险的几率大大提闻;
[0006]2、GOA制程中由于电路级数多、TFT数量大等原因，很容易发生一些TFT短路或者断路的风险，尤其是下拉维持电路部分如果发生此类现象的话会使得下拉维持电路一直处于打开或者关闭状态，从而影响Gate波形的输出，再加上GOA电路的修复难度较高，这样会严重影响液晶面板产出的良率；
[0007]3、实际GOA电路由于有很大的阻容(RC)负载会产生严重影响Gate波形的延迟现象，因此如何降低GOA电路中栅极延迟(Gate Delay)也是目前普遍比较关注的一个问题，而下拉维持电路在Gate波形输出的作用期间的关闭状态的好坏会直接影响到Gate波形的延迟(Delay)。

【发明内容】

[0008]因此，本发明的目的在于提供一种自修复型栅极驱动电路，降低由于制程或GOA电路长时间操作的原因造成的下拉维持电路的失效风险，实现电路自修复功能。
[0009]为实现上述目的，本发明提供了一种自修复型栅极驱动电路，包括级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线充电，该第N级GOA单元包括上拉控制电路，上拉电路，下传电路，下拉电路，自举电容，第一下拉维持电路，第二下拉维持电路，及桥接电路；该上拉电路、下拉电路、第一下拉维持电路、第二下拉维持电路及自举电容分别与栅极信号点和该第N级水平扫描线连接，该上拉控制电路和下传电路分别与该栅极信号点连接，该桥接电路连接于该第一下拉维持电路和第二下拉维持电路之间并且连接该栅极信号点；
[0010]该桥接电路包括第一薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接第一电路点和第二电路点；
[0011 ] 该第一下拉维持电路包括:
[0012]第二薄膜晶体管，其栅极输入第二时钟信号，漏极和源极分别输入第一时钟信号和连接该第二电路点；
[0013]第三薄膜晶体管，其栅极连接第三电路点，漏极和源极分别输入第一时钟信号和连接该第二电路点；
[0014]第四薄膜晶体管，其栅极输入第一时钟信号，漏极和源极分别输入第一时钟信号和连接该第三电路点；
[0015]第五薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别连接该第二电路点和该第二电路点；
[0016]第六薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接该第二电路点和输入直流低电压；
[0017]第七薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别输入该直流低电压和连接该第η级水平扫描线；
[0018]第八薄膜晶体管，其栅极连接该第二电路点，漏极和源极分别输入该直流低电压和连接该栅极信号点；
[0019]该第二下拉维持电路包括:
[0020]第九薄膜晶体管，其栅极输入该第一时钟信号，漏极和源极分别输入该第二时钟信号和连接该第一电路点；
[0021]第十薄膜晶体管，其栅极连接第四电路点，漏极和源极分别输入该第二时钟信号和连接该第一电路点；
[0022]第十一薄膜晶体管，其栅极输入该第二时钟信号，漏极和源极分别输入该第二时钟信号和连接该第四电路点；
[0023]第十二薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别连接该第一电路点和该第四电路点；
[0024]第十三薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压；
[0025]第十四薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别输入该直流低电压和连接该第η级水平扫描线；
[0026]第十五薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别输入该直流低电压和连接该栅极信号点；
[0027]工作时，该第一时钟信号和该第二时钟信号的低电位小于该直流低电压且频率低于输入该上拉电路的时钟信号，并且使该第一电路点和该第二电路点交替处于高电位。
[0028]其中，该上拉控制电路包括第十六薄膜晶体管，其栅极输入来自第N-1级GOA单元的下传信号，漏极和源极分别连接第N-1级水平扫描线和该栅极信号点。
[0029]其中，该上拉电路包括第十七薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别输入该时钟信号和连接该第η级水平扫描线。
[0030]其中，该下传电路包括第十八薄膜晶体管，其栅极连接该栅极信号点，漏极和源极分别输入该时钟信号和输出下传信号。
[0031]其中，该下拉电路包括:第十九薄膜晶体管，其栅极连接第Ν+1级水平扫描线，漏极和源极分别连接该第N级水平扫描线和输入该直流低电压；第二十薄膜晶体管，其栅极连接该第Ν+1级水平扫描线，漏极和源极分别连接该栅极信号点和输入该直流低电压。
[0032]其中，该时钟信号的占空比为50%。
[0033]其中，该第一时钟信号通过公共的金属线输入所述级联的多个GOA单元。
[0034]其中，该第二时钟信号通过公共的金属线输入所述级联的多个GOA单元。
[0035]其中，该直流低电压通过公共的金属线输入所述级联的多个GOA单元。
[0036]其中，工作时，启动信号输入第一级GOA单元的上拉控制电路中以及最后一级GOA单元的下拉电路中。
[0037]综上，本发明的自修复型栅极驱动电路可以降低由于制程或GOA电路长时间操作的原因造成的下拉维持电路的失效风险，实现电路自修复功能；降低下拉维持电路对Gate输出波形延迟的影响，确保良好的Gate波形输出；提高GOA面板产出的良率和GOA电路操作的长时间的信赖性。
【专利附图】

【附图说明】
[0038]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其他有益效果显而易见。
[0039]附图中，
[0040]图1为本发明的自修复型栅极驱动电路一实施例的电路图；
[0041]图2为图1所示的自修复型栅极驱动电路的各种输入和输出信号的波形图；
[0042]图3为本发明的自修复型栅极驱动电路应用于液晶显示器面板中的电路架构和级间连接示意图；
[0043]图4为本发明的自修复型栅极驱动电路在短路状态下的自动修复示意图；
[0044]图5为本发明的自修复型栅极驱动电路在断路状态下的自动修复示意图。
【具体实施方式】
[0045]参见图1，其为本发明的自修复型栅极驱动电路一实施例的电路图。本发明的自修复型栅极驱动电路包括级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线G (N)充电，该第N级GOA单元包括上拉控制电路100，上拉电路200，下传电路300，下拉电路400，自举电容500，第一下拉维持电路600，第二下拉维持电路700，及桥接电路800 ;该上拉电路200、下拉电路400、第一下拉维持电路600、第二下拉维持电路700及自举电容500分别与栅极信号点Q (N)和该第N级水平扫描线G (N)连接，该上拉控制电路100和下传电路300分别与该栅极信号点Q (N)连接，该桥接电路800连接于该第一下拉维持电路600和第二下拉维持电路700之间并且连接该栅极信号点Q (N)0其中第一下拉维持电路600，第二下拉维持电路700，及桥接电路800构成三段式电阻分压设计。
[0046]上拉控制电路100包括薄膜晶体管Tll，其栅极输入来自第N-1级GOA单元的下传信号ST(N-1)，漏极和源极分别连接第N-1级水平扫描线G (N-1)和该栅极信号点Q (N)。上拉电路200包括薄膜晶体管T21，其栅极连接该栅极信号点Q (N)，漏极和源极分别输入时钟信号CK和连接第η级水平扫描线G (N)0下传电路300包括薄膜晶体管Τ22，其栅极连接栅极信号点Q (N)，漏极和源极分别输入时钟信号CK和输出下传信号ST (N)。下拉电路400包括:薄膜晶体管Τ31，其栅极连接第Ν+1级水平扫描线G(N+1)，漏极和源极分别连接第N级水平扫描线G (N)和输入直流低电压VSS ;薄膜晶体管T41，其栅极连接第N+1级水平扫描线G (N+1)，漏极和源极分别连接该栅极信号点Q (N)和输入该直流低电压VSS。
[0047]桥接电路800包括薄膜晶体管T55，其栅极连接栅极信号点Q (N)，漏极和源极分别连接第一电路点K (N)和第二电路点P (N)。
[0048]第一下拉维持电路600包括:薄膜晶体管T54，其栅极输入第二时钟信号LC2，漏极和源极分别输入第一时钟信号LCl和连接第二电路点P (N);薄膜晶体管T53，其栅极连接第三电路点S (N)，漏极和源极分别输入第一时钟信号LCl和连接第二电路点P (N);薄膜晶体管T51,其栅极输入第一时钟信号LCl,漏极和源极分别输入第一时钟信号LCl和连接第三电路点S (N);薄膜晶体管T56，其栅极连接第二电路点P (N)，漏极和源极分别连接该第二电路点P (N)和第三电路点S (N);薄膜晶体管T52，其栅极连接该栅极信号点Q (N)，漏极和源极分别连接第二电路点P (N)和输入直流低电压VSS ;薄膜晶体管T32，其栅极连接第二电路点P (N)，漏极和源极分别输该直流低电压VSS和连接第η级水平扫描线G (N)；薄膜晶体管Τ42，其栅极连接第二电路点P (N)，漏极和源极分别输入直流低电压VSS和连接栅极信号点Q (N)0
[0049]第二下拉维持电路700包括:薄膜晶体管Τ64，其栅极输入第一时钟信号LCl，漏极和源极分别输入第二时钟信号LC2和连接该第一电路点K(N);薄膜晶体管Τ63，其栅极连接第四电路点T (N)，漏极和源极分别输入第二时钟信号LC2和连接该第一电路点K (N);薄膜晶体管Τ61，其栅极输入第二时钟信号LC2，漏极和源极分别输入第二时钟信号LC2和连接第四电路点T (N);薄膜晶体管Τ66，其栅极连接第一电路点K (N)，漏极和源极分别连接第一电路点K (N)和第四电路点T (N);薄膜晶体管Τ62，其栅极连接该栅极信号点Q (N)，漏极和源极分别连接第四电路点T (N)和输入直流低电压VSS ;薄膜晶体管Τ33，其栅极连接第一电路点K (N)，漏极和源极分别输入直流低电压VSS和连接第η级水平扫描线G (N)；薄膜晶体管Τ43，其栅极连接第一电路点K (N)，漏极和源极分别输入直流低电压VSS和连接该栅极信号点Q (N)0
[0050]工作时，第一时钟信号LCl和第二时钟信号LC2的低电位小于该直流低电压VSS且频率低于输入该上拉电路200的时钟信号CK，并且使第一电路点K (N)和第二电路点P(N)交替处于高电位。
[0051]桥接电路800主要通过桥接(Bridge) TFT T55来负责调节两端P (N)和K (N)的电位，T55Gate接Q (N)，Drain (漏极)和Source (源极)分别接P (N)和K (N)，作用期间T55的Gate打开使得P(N)和K(N)的电位相近处于关闭状态，且由于低频信号LCl和LC2的低电位小于VSS，这样可以调节作用期间P (N)和K (N)的电位小于VSS，从而保证下拉G (N)点的T32、T33和下拉Q点的Τ42、Τ43的Vgs〈0，能够更好的防止作用期间的G(N)点和Q点漏电；
[0052]第一下拉维持电路600和第二下拉维持电路700采用的是对称式设计，主要实现以下功能:一是作用期间第一下拉维持电路600 (第二下拉维持电路700)是大电阻的关闭状态，第二下拉维持电路700 (第一下拉维持电路600)就是小电阻的打开状态，桥接电路800处于小电阻的打开状态，使得P (N)和K (N)处于低电位状态确保Q (N)点抬升和Gate输出；二是非作用期间第一下拉维持电路600和第二下拉维持电路700均处于小电阻的打开状态，而桥接电路800处于大电阻的关闭状态，这样实现P(N)和K(N)的高低电位和交替作用；
[0053]其中T54 的 Gate 接 LC2，Drain 接 LCl,Source 接 P(N)，T64 的 Gate 接 LCl,Drain接LC2，Source接L(N)，这两颗TFT称之为平衡(Balance)TFT主要起到调节电阻分压作用和信号切换时的迅速放电作用;T52的Gate接Q(N)，Drain接S(N)，Source接VSS, T62的Gate接Q(N) ,Drain接T (N), Source接VSS,这样两颗TFT的主要作用是保证在作用期间拉低 S (N)和 T (N)。
[0054]在该电路设计中下拉维持电路部分引入了两颗起自修复作用的二极体(Diode)设计的 TFT T56 和 T56，其中 T56 的 Gate 和 Drain 端接 P (N)，Source 端接 S (N)，T66 的 Gate和Drain端接K(N), Source端接T(N)。这样的设计可以防止Bridge TFT T55失效引发的电路失效的风险，后面将会针对电路中T55的短路和断路两种情况进行具体的失效分析。附图1和随后的附图2主要解释该电路正常操作的情况。
[0055]本发明采用第一下拉维持电路600，第二下拉维持电路700，及桥接电路800的三段式分压原理设计了全新的GOA的下拉维持电路部分，这样增加了下拉维持电路的高温稳定性和长时间操作的可靠性，而且充分利用了低频信号的作用实现了 P(N)和K(N)的切换以及使得作用期间P(N)和K(N)拉到更低的电位确保作用最大限度的降低Q点和Gate的漏电，同时非作用期间P(N)和K(N)其中一个处于低电位时基本接近LCl和LC2的低电位，由于LCl和LC2的低电位小于VSS，那么T32/T42或者T33/T43能够有一半的时间处于负压应力(Stress)恢复状态,通过调节低频信号的低电位可以控制负压应力(Stress)的电位，这样可以有效低降低下拉维持电路的失效风险。
[0056]该自修复电路在正常运作时引入的两颗自修复功能的TFT T56和T66并不影响电路的功能，而且Diode设计的TFT本身的正常导通和反向漏电也不会影响电路的操作，反而可以实现P (N) /K (N)和S (N) /T (N)的相互联动，能够在作用期间更快地将P (N) /K (N) ,S(N)/T(N)拉到低电位的关闭状态，有利于Q(N)和G(N)的输出。
[0057]参见图2，其为图1所示的自修复型栅极驱动电路的各种输入和输出信号的波形图；其中示意的是一组时钟控制信号的GOA电路，采用的占空比(Duty Ratio)为50/50的高频信号，在实际液晶显示器中可以根据需要设定不同占空比的时钟信号进行GOA电路的驱动，也可以根据液晶显示器面板的负载设计多组高频时钟信号；
[0058]STV信号为GOA电路的启动信号,所以STV信号负责启动第一级GOA电路,而后面的级GOA电路的启动信号由前面一级电路的下传电路部分的ST(N-1)的信号负责产生，这样就可以逐级打开GOA驱动电路，实现行扫描驱动；
[0059]CK和XCK为一组高低电位相同、相位相反的高频时钟信号，时钟信号的脉冲宽度、周期以及高低电位主要取决于液晶显示面板的Gate波形的设计需要，因此在实际液晶显示器应用中不一定是如图所示的Duty Ratio为50/50的信号，而且有时候根据面板设计的需要会采用不同数量的时钟信号来承受不同设计需要的负载；
[0060] G(N-1)信号为上一级Gate的输出信号，同时和上一级GOA电路的ST (N_l)信号负责开启第N级的GOA电路，也就是如图1所示的上拉控制电路100的Tll ;
[0061 ] Q (N)节点的波形存在两次的电位抬升主要是为了更好的打开上传电路部分，有利于Gate波形的输出，而且Q(N)还负责在Gate波形输出的作用期间关闭下拉维持电路对Q(N)和G(N)的影响，也就是如图2所示的将S(N)和P(N)同时拉到一个低电位，而这一期间的负电位直接决定了 Q(N)点和Gate的输出波形；
[0062]G(N)为本级GOA电路产生的Gate波形，与时空控制信号的脉冲宽度一致，ST(N)则为下传部分T22产生的信号，和G(N) —起负责开启下一级GOA电路；
[0063]LCl和LC2是两组交替工作的低频时钟信号，主要负责控制下拉维持电路部分，一方面利用三段式电阻分压原理完成P (N)和K(N)的交替工作，在这样的设计中充分发挥了这一组低频时钟信号的正负信号的作用，图2所示的信号是LCl为高电位、LC2为低电位时的信号，LCl和LC2可以为频率相同相位相反的信号，如果LCl为低电位、LC2为高电位时则刚好相反，S(N)和P(N)处于低电位，T(N)和K(N)处于高电位；
[0064]VSS为直流负压源，主要作用是提供Q点和Gate非输出期间有一个稳定的关闭状态。
[0065]参见图3，其为本发明的自修复型栅极驱动电路实际应用于液晶显示器面板中的电路架构和级间连接示意图。其中STV信号除了连接到第一级GOA单元的Tll负责打开第一级电路，还连接到最后一级哑元(Dummy)级GOA的T31和T41负责在一巾贞画面开始前清除哑元(Dummy)级的Q点和G点的电荷；
[0066]整个GOA驱动电路分为三部分，第一部分是初始级的启动部分，第二部分是中间级的正常传递部分，负责产生以此打开的Gate信号，第三部分是最后两级的哑元(Dummy)级，负责拉低最后两级的Gate且哑元(Dummy)级的Gate不接任何面内显示区域的负载；
[0067]CK信号连接到基数级GOA电路的上拉部分T21和下传部分的T22，XCK信号连接到偶数级GOA电路的上拉部分T21和下传部分的T22，每一级都需要连接到LC1、LC2、VSS,G(N)和ST(N)产生的信号负责打开下一级GOA电路，这样依次循环传递打开实现Gate波形的输出。
[0068]参见图4，其为本发明的自修复型栅极驱动电路在短路状态下的自动修复示意图，是假设图1中的桥接(Bridge)TFT T55短路(Short)之后的电路示意图。T55短路之后下拉维持电路部分由原来的三段式电阻分压变成二段式电阻分压的电路，这时候P(N)和K(N)的电位相同，不再随着LC1、LC2的切换而变化，非作用期间一直处于高电位，这一高电位取决于P (N)/K (N)两边的分压用的TFT的尺寸关系；
[0069]作用期间当LCl处于高电位时，由于S(N)依然能够被T52下拉到低电位使得T53处于关闭状态，这样能够确保P (N)/K (N)被拉低到低电位(接近LC2的低电位)，不会影响到Q(N)点和G(N)点的正常输出；而且由于增加了两个Diode设计的TFT T56和T66能够确保P(N)/K(N)不产生过高的电位，因为当P(N)/K(N)电位过高时，T56和T66会自动处于打开状态，把处于高电位的P (N)/K (N)拉到和S(N)/T (N)差不多的电位水平。
[0070]通过这样的自修复设计能够有效地降低T55短路带来的风险，确保下拉维持电路中起关键作用的TFT失效后GOA电路依然能够正常工作。
[0071]参见图5，其为本发明的自修复型栅极驱动电路在断路状态下的自动修复示意图，是假设图1中的桥接TFT T55断路(Open)之后的电路示意图。图1所示的电路中第一下拉维持电路600，第二下拉维持电路700，及桥接电路800构成三段式电阻分压的下拉维持电路，如果T55断路，这种新的自修复电路的第一下拉维持电路600，第二下拉维持电路700依然可以构成独立的二段式电阻分压的子电路，能够确保下拉维持电路的正常工作；
[0072]正常情况下，由于P(N)和K (N)的电位是依靠S(N)和T (N)的电位来控制T53和T63来得到的，他们的电位关系满足P (N)〈S (N)、K (N)〈T (N)，这种情况下自修复设计的Diode TFT T56和T66处于关闭状态；但是当T55断路时候，如果没有加入自修复的DiodeTFT T56和T66，那么P (N)和K (N)就会处于悬空状态，他们的电位在Gate输出的作用期间会比较高，无法确保关闭了43八42八33八32，从而影响0(沁和G (N)输出。在图1所示的自修复电路中，如果T55断路之后就会成为图5所示的GOA电路，P (N)和K(N)通过Diode连接到S (N)和T (N)，这样就不再处于悬空状态，尤其是当Gate输出的作用期间，当S (N)和T (N)被下拉到低电位时，这时电位关系满足P (N) >S (N)、K (N) >T (N)，那么二极体设计的Τ56、Τ66就处于打开状态，自动将P(N)和K(N)拉低到低电位，确保能够关闭Τ43/Τ42/Τ33/Τ32。
[0073]因此，如上所述，在正常情况下，自修复功能的Τ56和Τ66处于关闭状态，并不影响电路的正常运作，它只在T550pen或者由于长时间操作之后T55阈值电压增加无法很好的控制P (N)和K (N)的电位，这时P (N) >S (N)、K (N) >T (N)，Τ56和Τ66才处于打开状态来调节P(N)和K(N)，或者对长时间操作后的电位控制进行补偿作用。
[0074]这样的设计不仅确保Τ55短路和断路之后GOA电路能够正常工作，而且由于自修复设计Diode TFT受到的应力(Stress)作用远远小于其他TFT,因此这种设计还可以补偿下拉维持电路中三段式分压用的桥式TFT T55长时间应力(Stress)之后阈值电压增加对P(N)和K (N)的不良影响。只要能够确保Gate输出的作用P (N)和K (N)能够很好的下拉到低电位、Gate关闭的非作用期间P(N)和K(N)能够处于一定的高电位，GOA电路的正常输出功能就不会受到严重的影响，这样既能够降低失效风险，也能够一定程度上提高GOA的良率。
[0075]综上所述，本发明基于全新的三段式分压原理的下拉维持电路的设计，针对制程和电路实际操作中起关键作用的桥式TFT的失效风险提出了一种具有自修复功能的电路设计方案:
[0076]1、在三段式分压原理的新电路架构中引入两颗Diode设计的TFT来进行自修复，主要作用是如果桥式TFT正常工作不会影响到原电路的基本运作，如果桥式TFT处于短路或者断路时(尤其是断路)时自修复的TFT可以发挥作用，也就是通过S (N) /T (N)的电位来调节P (N) /K (N)的电位，使得作用期间P (N) /K (N)能够拉低、非作用期间P (N) /K (N)能够正常工作，这样就不会影响Gate波形的输出；
[0077]2、引入的自修复的Diode TFT可以在GOA正常工作时可以实现S(N)/T(N)和P(N)/K(N)的相互影响，而且也不用担心Diode设计的TFT本身的漏电问题，因为漏电反而可以实现S (N) /T (N)来调节P (N) /K (N)，可以使得P (N) /K (N)作用期间关闭状态更好，降低Gate波形输出的延迟(Delay)；
[0078]3、从GOA电路长时间操作的应力(Stress)失效风险来说，下拉维持电路部分的起关键作用的调节P (N) /K (N)下拉的与Q点相连的几颗TFT存在阈值电压Vth增加的可能性，那么新的自修复的Diode TFT可以补偿由于应力(Stress)作用对下拉维持电路产生的影响，从而保持其能够正常工作而不影响Gate波形输出。
[0079]因此，本发明的自修复型栅极驱动电路可以降低由于制程或GOA电路长时间操作的原因造成的下拉维持电路的失效风险，实现电路自修复功能；降低下拉维持电路对Gate输出波形延迟的影响，确保良好的Gate波形输出；提高GOA面板产出的良率和GOA电路操作的长时间的信赖性。
[0080]以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。
【权利要求】
1.一种自修复型栅极驱动电路，其特征在于，包括级联的多个GOA单元，按照第N级GOA单元控制对显示区域第N级水平扫描线(G (N))充电，该第N级GOA单元包括上拉控制电路(100 )，上拉电路(200 )，下传电路(300 )，下拉电路(400 )，自举电容(500 )，第一下拉维持电路(600 )，第二下拉维持电路(700 )，及桥接电路(800 );该上拉电路(200 )、下拉电路(400)、第一下拉维持电路(600)、第二下拉维持电路(700)及自举电容(500)分别与栅极信号点(Q (N))和该第N级水平扫描线(G (N))连接，该上拉控制电路(100)和下传电路(300)分别与该栅极信号点(Q (N))连接，该桥接电路(800 )连接于该第一下拉维持电路(600 )和第二下拉维持电路(700)之间并且连接该栅极信号点(Q (N))； 该桥接电路(800)包括第一薄膜晶体管(T55)，其栅极连接该栅极信号点(Q (N))，漏极和源极分别连接第一电路点(K (N))和第二电路点(P (N))； 该第一下拉维持电路(600)包括: 第二薄膜晶体管(T54)，其栅极输入第二时钟信号(LC2)，漏极和源极分别输入第一时钟信号(LCl)和连接该第二电路点(P (N)); 第三薄膜晶体管(T53)，其栅极连接第三电路点(S (N))，漏极和源极分别输入第一时钟信号(LCl)和连接 该第二电路点(P (N)); 第四薄膜晶体管(T51)，其栅极输入第一时钟信号(LC1)，漏极和源极分别输入第一时钟信号(LCl)和连接该第三电路点(S (N)); 第五薄膜晶体管(T56)，其栅极连接该第二电路点(P (N))，漏极和源极分别连接该第二电路点(P (N))和该第三电路点(S (N)); 第六薄膜晶体管(T52)，其栅极连接该栅极信号点(Q (N))，漏极和源极分别连接该第二电路点(P (N))和输入直流低电压(VSS); 第七薄膜晶体管(T32)，其栅极连接该第二电路点(P (N))，漏极和源极分别输入该直流低电压(VSS)和连接该第η级水平扫描线(G (N))； 第八薄膜晶体管(Τ42)，其栅极连接该第二电路点(P (N))，漏极和源极分别输入该直流低电压(VSS)和连接该栅极信号点(Q (N))； 该第二下拉维持电路(700)包括: 第九薄膜晶体管(Τ64)，其栅极输入该第一时钟信号(LCl )，漏极和源极分别输入该第二时钟信号(LC2)和连接该第一电路点(K (N))； 第十薄膜晶体管(Τ63)，其栅极连接第四电路点(Τ (N))，漏极和源极分别输入该第二时钟信号(LC2)和连接该第一电路点(K (N))； 第十一薄膜晶体管(Τ61 )，其栅极输入该第二时钟信号(LC2)，漏极和源极分别输入该第二时钟信号(LC2)和连接该第四电路点(Τ (N))； 第十二薄膜晶体管(Τ66)，其栅极连接该第一电路点(K (N))，漏极和源极分别连接该第一电路点(K (N))和该第四电路点(Τ (N)); 第十三薄膜晶体管(Τ62)，其栅极连接该栅极信号点(Q (N))，漏极和源极分别连接该第四电路点(T (N))和输入该直流低电压(VSS)； 第十四薄膜晶体管(Τ33)，其栅极连接该第一电路点(K (N))，漏极和源极分别输入该直流低电压(VSS)和连接该第η级水平扫描线(G (N))； 第十五薄膜晶体管(Τ43)，其栅极连接该第一电路点(K (N))，漏极和源极分别输入该直流低电压(VSS)和连接该栅极信号点(Q (N))； 工作时，该第一时钟信号(LCl)和该第二时钟信号(LC2)的低电位小于该直流低电压(VSS)且频率低于输入该上拉电路(200)的时钟信号(CK)，并且使该第一电路点(K (N))和该第二电路点(P (N))交替处于高电位。
2.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该上拉控制电路(100)包括第十六薄膜晶体管(T11)，其栅极输入来自第N-1级GOA单元的下传信号ST(N-1)，漏极和源极分别连接第N-1级水平扫描线(G (N-1))和该栅极信号点(Q (N))。
3.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该上拉电路(200)包括第十七薄膜晶体管(T21)，其栅极连接该栅极信号点(Q (N))，漏极和源极分别输入该时钟信号(CK)和连接该第η级水平扫描线(G (N))。
4.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该下传电路(300)包括第十八薄膜晶体管(Τ22)，其栅极连接该栅极信号点(Q (N))，漏极和源极分别输入该时钟信号(CK)和输出下传信号(ST (N))。
5.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该下拉电路(400)包括:第十九薄膜晶体管(Τ31)，其栅极连接第Ν+1级水平扫描线(G(N+1))，漏极和源极分别连接该第N级水平扫描线(G (N))和输入该直流低电压(VSS);第二十薄膜晶体管(T41)，其栅极连接该第N+1级水平扫描线(G (N+1))，漏极和源极分别连接该栅极信号点(Q (N))和输入该直流低电压(VSS)。
6.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该时钟信号(CK)的占空比为50%ο
7.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该第一时钟信号(LCl)通过公共的金属线输入所述级联的多个GOA单元。
8.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该第二时钟信号(LC2)通过公共的金属线输入所述级联的多个GOA单元。
9.如权利要求1所述的自修复型栅极驱动电路，其特征在于，该直流低电压(VSS)通过公共的金属线输入所述级联的多个GOA单元。
10.如权利要求1所述的自修复型栅极驱动电路，其特征在于，工作时，启动信号(STV)输入第一级GOA单元的上拉控制电路(100)中以及最后一级GOA单元的下拉电路(400)中。
【文档编号】G09G3/36GK103745700SQ201310739642
【公开日】2014年4月23日 申请日期:2013年12月27日 优先权日:2013年12月27日
【发明者】戴超 申请人:深圳市华星光电技术有限公司