用于液晶显示器的栅极线驱动模块与相关的液晶显示器的制作方法

专利名称：用于液晶显示器的栅极线驱动模块与相关的液晶显示器的制作方法
技术领域：
本发明是关于一种用于液晶显示器的栅极线驱动模块与相关的液晶显示器。
背景技术：
请参阅图1，其为一般薄膜晶体管液晶显示器100的示意图。如图1所示，薄膜晶 体管液晶显示器100包括一液晶面板110、一栅极线驱动电路(gate Line Driver) 120和多 个数据线驱动电路(Data Line Driver) 130、140、150。该栅极线驱动电路120与数据线驱 动电路130、140、150用来驱动该液晶面板110上对应的薄膜晶体管进行显示。为了降低生 产薄膜晶体管液晶显示器的成本，将该栅极线驱动电路120与该液晶面板110的像素在同 一制程下制作于玻璃基板上是一种正在被考虑的设计方向。通过这样的设计，可以节省液 晶显示器另外设置栅极线驱动电路的集成电路成本与面积。但是，将栅极线驱动电路以非晶硅制程制作在玻璃基板上，会受到栅极线驱动电 路仅能以N型薄膜晶体管(N-type Thin Film Transistor, NTFT)实施的限制。如此一来， 必须使得栅极线驱动电路的高准位栅极电源持续被供应，方可正确的判断出内部开关的开 关状态。然而，由于非晶硅本身的电子移动率(Mobility)偏低，栅极线驱动电路所使用的N 型薄膜晶体管的W/L值(亦即宽度/长度之值)必须较高来弥补非晶硅的低电子移动率； 但如此一来，栅极线驱动电路的内部寄生电容会加大，使得栅极线驱动电路的内部信号之 间极易因为加大的寄生电容而产生互耦现象(Coupling)，并进而使得栅极线驱动电路的输 出信号产生涟波反应(Ripple Effect)而影响液晶面板的显示质量。再者，在栅极线驱动 电路中，长期受到偏压影响的N型薄膜晶体管会产生元件特性飘移的现象，而影响栅极线 驱动电路的运作。

发明内容
为了解决上述一般薄膜晶体管液晶显示器在将栅极线驱动电路与液晶面板的像 素在同一制程下整合于玻璃基板所面临的各种缺点与困难，本发明揭露一种栅极线驱动模 块和使用该栅极线驱动模块的液晶显示器。本发明揭露一种用于液晶显示器的栅极线驱动模块。该栅极线驱动模块包括多个 奇像素栅极线驱动电路、多个偶像素栅极线驱动电路和一辅助栅极线驱动电路。一信号输 入源耦接于该多个奇像素栅极线驱动电路的一第一级奇像素栅极线驱动电路的一信号输 入端或该多个偶像素栅极线驱动电路的一第一级偶像素栅极线驱动电路的一信号输入端， 该信号输入源也耦接于该辅助栅极线驱动电路的一信号反馈端。一第一频率信号源耦接于 该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电路的一第一频率输入端、该多个 偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一第一频率输入端和该辅助栅极 线驱动电路的一第一频率输入端。一第二频率信号源耦接于该多个奇像素栅极线驱动电路 的每一奇像素栅极线驱动电路的一第二频率输入端、该多个偶像素栅极线驱动电路的每一 偶像素栅极线驱动电路的一第二频率输入端和该辅助栅极线驱动电路之一第二频率输入端。该第一频率信号源与该第二频率信号源彼此为反频率。该第一频率信号源与该第二频 率信号源用来当作该多个奇像素栅极线驱动电路、该多个偶像素栅极线驱动电路或该辅助 栅极线驱动电路之一高准位栅极电源。该多个奇像素栅极线驱动电路、该多个偶像素栅极 线驱动电路和该辅助栅极线驱动电路所使用的晶体管都为N型薄膜晶体管。该栅极线驱动 模块与该液晶显示器所包括液晶面板的像素在同一非晶硅制程下所制造。本发明揭露一种液晶显示器。该液晶显示器包括多个数据线驱动电路和一液晶面 板模组。该液晶面板模组包括一液晶面板和一栅极线驱动模块。该栅极线驱动模块包括多 个奇像素栅极线驱动电路、多个偶像素栅极线驱动电路和一辅助栅极线驱动电路。该栅极 线驱动模块与该多个数据线驱动电路用来驱动液晶面板上对应的薄膜晶体管进行显示。一 信号输入源耦接于该多个奇像素栅极线驱动电路的一第一级奇像素栅极线驱动电路的一 信号输入端或该多个偶像素栅极线驱动电路的一第一级偶像素栅极线驱动电路的一信号 输入端。该信号输入源也耦接于该辅助栅极线驱动电路的一信号反馈端。一第一频率信号 源耦接于该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电路的一第一频率输入 端、该多个偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一第一频率输入端、和 该辅助栅极线驱动电路的一第一频率输入端。一第二频率信号源耦接于该多个奇像素栅极 线驱动电路的每一奇像素栅极线驱动电路的一第二频率输入端、该多个偶像素栅极线驱动 电路的每一偶像素栅极线驱动电路的一第二频率输入端和该辅助栅极线驱动电路的一第 二频率输入端。该第一频率信号源与该第二频率信号源彼此为反频率。该第一频率信号源 与该第二频率信号源用来当作该多个奇像素栅极线驱动电路、该多个偶像素栅极线驱动电 路或该辅助栅极线驱动电路之一高准位栅极电源。该多个奇像素栅极线驱动电路、该多个 偶像素栅极线驱动电路和该辅助栅极线驱动电路所使用之晶体管都为N型薄膜晶体管。该 栅极线驱动模块与该液晶面板的像素在同一非晶硅制程下所制造。本发明所揭露的栅极线驱动模块可以与薄膜晶体管液晶显示器所包括的液晶面 板的像素在同一非晶硅制程下制造以完成整合，且该栅极线驱动模块所需的高准位栅极电 源以频率输入源所取代，而不需如现有技术来使用持续供应之高准位栅极电源；再者，本发 明所揭露的栅极线驱动模块中包括的各N型薄膜晶体管都因使用频率信号源来代替高准 位栅极电源而不会长期的处在偏压状态，因此也能够避免如现有技术中所述的产生元件特 性漂移的问题。


图1为一般薄膜晶体管液晶显示器的示意图。图2为使用本发明所揭露的栅极线驱动模块的一薄膜晶体管液晶显示器的示意 图。图3为本发明所揭露的栅极线驱动模块的概略示意图。图4为用来实施图3所示的每一奇像素栅极线驱动电路之一奇像素栅极线驱动电 路的示意图。图5为用来实施图3所示的每一偶像素栅极线驱动电路之一偶像素栅极线驱动电 路的示意图。第6图为以图4所示的奇像素栅极线驱动电路实施的奇像素栅极线驱动电路所包括的各节点的波形示意图。
具体实施例方式请参阅图2，其为使用本发明所揭露的栅极线驱动模块300的一薄膜晶体管液晶 显示器200的示意图。如图2所示，薄膜晶体管液晶显示器200包括一液晶面板模组210和 多个数据线驱动电路230、240、250。该液晶面板模组210包括一液晶面板220与本发明所 揭露的一栅极线驱动电路300，且该液晶面板模组210在同一非晶硅制程中将液晶面板220 的像素与栅极线驱动电路300制造于其中。请参阅图3，其为本发明所揭露的栅极线驱动模块300的概略示意图。如图3所 示，该栅极线驱动模块300包括一第一级栅极线驱动电路C_l、一第二级栅极线驱动电路 C_2、一第三级栅极线驱动电路C_3、…、一第二百三十九级栅极线驱动电路(_239、一第 二百四十级栅极线驱动电路C_240等共240个栅极线驱动电路和一辅助栅极线驱动电路 350，其中该240个栅极线驱动电路和该辅助栅极线驱动电路350的内部元件和实体接线状 态都相同，差别仅在于所耦接的频率输入源或信号输入源的不同而已。在图3中，假设第一 级栅极线驱动电路C_1与第三级栅极线驱动电路C_3等奇数级栅极线驱动电路为奇像素栅 极线驱动电路，并假设第二级栅极线驱动电路C_2与第二百四十级栅极线驱动电路C_240 等栅极线驱动电路为偶像素栅极线驱动电路；然而，在本发明的其它实施例中，图3所示的 奇数级栅极线驱动电路也可为偶像素栅极线驱动电路，且图3所示的偶数级栅极线驱动电 路也可为奇像素栅极线驱动电路；换言之，在本发明所揭露的栅极线驱动模块300中，除了 辅助栅极线驱动电路350以外，相邻二级的二栅极线驱动电路其中之一必为奇像素栅极线 驱动电路，且另外一个必为偶像素栅极线驱动电路。在图3所示的栅极线驱动模块300中，另使用四种不同的信号源或电源，包括一输 入信号源STV、一低准位栅极电源VGL、一正频率信号源CLK和一负频率信号源CLKB。输入信号源STV为外部所输入的一起始驱动信号，并直接输入于第一级栅极线驱 动电路c_l的一信号输入端FA和辅助栅极线驱动电路350的一信号反馈端FB。正频率信号源CLK耦接于奇像素栅极线驱动电路C_1、C_3、…、C_239的一正频率 输入端CLK’、偶像素栅极线驱动电路C_2、C_4、…、C_240之一正频率输入端CLK’和辅助栅 极线驱动电路350的一正频率输入端CLK’。负频率信号源CLKB耦接于奇像素栅极线驱动 电路C_1、C_3、…、C_239的一负频率输入端CLKB’、偶像素栅极线驱动电路(_2、(_4、…、 C_240的一负频率输入端CLKB’和辅助栅极线驱动电路350之一负频率输入端CLKB’。正 频率信号源CLK与负频率信号源CLKB彼此为反频率，即两者之间的相位差为180度。请 注意，正频率信号源CLK与负频率信号源CKLB的高准位都与现有技术中所使用的高准位栅 极线电源的准位相近，因此可作为启动栅极线驱动模块300所包括的各栅极线驱动电路之 用。低准位栅极电源VGL耦接于奇像素栅极线驱动电路C_1、C_3、…、C_239的一低准 位栅极电源输入端VGL’、偶像素栅极线驱动电路C_2、C_4、…、C_240的一低准位栅极电源 输入端VGL’和辅助栅极线驱动电路350的一低准位栅极电源输入端VGL’。除此以外，栅极线驱动模块300所包括的各栅极线驱动电路之间采用前馈与反馈 并用的信号输出入架构；除了第一级栅极线驱动电路(_1或辅助栅极线驱动电路350以外的每一级栅极线驱动电路的一信号输入端FA都耦接于其上一级栅极线驱动电路的一信号 输出端Output，且该每一级栅极线驱动电路的一信号输出端Output都耦接于其前一级栅 极线驱动电路的一信号反馈端FB，使得该每一级栅极线驱动电路可将其输出信号前馈至其 下一级栅极线驱动电路并反馈至其前一级栅极线驱动电路。然而，由于第一级栅极线驱动 电路C_1并没有上一级栅极线驱动电路，故第一级栅极线驱动电路(_1的输出信号并不需 要反馈给其不存在的上一级栅极线驱动电路，而仅将该输出信号前馈给其下一级栅极线驱 动电路C_2即可。请参阅图4，其为用来实施图3所示的每一奇像素栅极线驱动电路之一奇像素栅 极线驱动电路c_0dd的示意图，换言之，栅极线驱动电路C_0dd可为图3所示的奇像素栅极 线驱动电路C_l、C_3、…、C_239的其中一个。如图4所示，栅极线驱动电路C_0dd包括一 第一 N型薄膜晶体管Ml、一第二 N型薄膜晶体管M2、一第三N型薄膜晶体管M3、一第四N型 薄膜晶体管M4、一第五N型薄膜晶体管M5、一第六N型薄膜晶体管M6、一第七N型薄膜晶 体管M7、一第八N型薄膜晶体管M8和一电容Cl。该第一 N型薄膜晶体管Ml的栅极耦接于 第一 N型薄膜晶体管Ml的漏极。该第二 N型薄膜晶体管M2的漏极耦接于第一 N型薄膜晶 体管Ml的源极。该第三N型薄膜晶体管M3的栅极耦接于第三N型薄膜晶体管M3的漏极。 该第三N型薄膜晶体管M3的源极耦接于第二 N型薄膜晶体管M2的栅极。该第四N型薄膜 晶体管M4的漏极耦接于第三N型薄膜晶体管M3的源极。该第五N型薄膜晶体管M5的源 极耦接于第二 N型薄膜晶体管M2的栅极。该第六N型薄膜晶体管M6的栅极耦接于第一 N 型薄膜晶体管Ml的源极。该第六N型薄膜晶体管M6的源极耦接于第四N型薄膜晶体管M4 的栅极。该第七N型薄膜晶体管M7的栅极耦接于第二 N型薄膜晶体管M2的栅极。该第七 N型薄膜晶体管M7的漏极耦接于第六N型薄膜晶体管M6的源极。该第八N型薄膜晶体管 M8的漏极耦接于第六N型薄膜晶体管的源极M6。该电容Cl的一第一端耦接于第六N型薄 膜晶体管M6的栅极。该电容Cl的一第二端耦接于第六N型薄膜晶体管M6的源极。当图4所示的奇像素栅极线驱动电路C_0dd为栅极线驱动电路C_1时，输入信号 源STV耦接于第一 N型薄膜晶体管Ml的漏极；但是当图4所示之电路为第一级以外的其它 级奇像素栅极线驱动电路(例如C_3)时，耦接于第一 N型薄膜晶体管Ml的漏极为其上一 级偶像素栅极线驱动电路(例如C_2)的输出信号端Output;换言之，在每一奇像素栅极线 驱动电路中，第一 N型薄膜晶体管Ml的漏极耦接于该奇像素栅极线驱动电路的信号输入端 FA。在图4所示的奇像素栅极线驱动电路C_0dd中，正频率输入端CLK，耦接于第三N 型薄膜晶体管M3的漏极和第六N型薄膜晶体管M6的漏极，且负频率输入端CLKB’耦接于 第五N型薄膜晶体管M5的栅极和第八N型薄膜晶体管M8的栅极。在图4所示的奇像素栅极线驱动电路C_0dd中，低准位栅极电源输入端VGL’耦接 于第二 N型薄膜晶体管M2的源极、第四N型薄膜晶体管M4的源极、第七N型薄膜晶体管M7 的源极和第八N型薄膜晶体管M8的源极。在图4所示的奇像素栅极线驱动电路C_0dd中，其信号输出端Output耦接于第八 N型薄膜晶体管M8的漏极，且其信号反馈端FB耦接于第五N型薄膜晶体管M5的漏极。请参阅图5，其为用来实施图3所示的每一偶像素栅极线驱动电路之一偶像素栅 极线驱动电路C_Even的示意图，换言之，栅极线驱动电路C_Even可为图3所示的偶像素栅
10极线驱动电路C_2、…、C_240的其中一个。如图5所示，栅极线驱动电路C_Even包括一 第九N型薄膜晶体管M9、一第十N型薄膜晶体管M10、一第十一 N型薄膜晶体管Mil、一第 十二 N型薄膜晶体管M12、一第十三N型薄膜晶体管M13、一第十四N型薄膜晶体管M14、一 第十五N型薄膜晶体管M15、一第十六N型薄膜晶体管M16和一电容C2。请注意，第九N型 薄膜晶体管M9对应于第一 N型薄膜晶体管Ml、第十N型薄膜晶体管MlO对应于第二 N型薄 膜晶体管M2、第十一 N型薄膜晶体管Mll对应于第三N型薄膜晶体管M3、第十二 N型薄膜 晶体管M12对应于第四N型薄膜晶体管M4、第十三N型薄膜晶体管M13对应于第五N型薄 膜晶体管M5、第十四N型薄膜晶体管M14对应于第六N型薄膜晶体管M6、第十五N型薄膜 晶体管M15对应于第七N型薄膜晶体管M7、第十六N型薄膜晶体管M16对应于第八N型薄 膜晶体管M8、且电容C2对应于电容Cl ；图5所示各元件之间的耦接关系对应于图4的各对 映元件之间的耦接关系，故在此不再多加赘述。需注意的是偶像素栅极线驱动电路C_Even 与奇像素栅极线驱动电路C_0dd不同处在于正频率信号端CLK’与负频率信号端CLKB’所 耦接的位置正好相反；举例来说，在图5中，正频率信号端CLK’耦接于第十三N型薄膜晶体 管M13的栅极和第十六N型薄膜晶体管M16的栅极，而负频率输入端CLKB’耦接于第十一 N型薄膜晶体管Mll的漏极和第十四N型薄膜晶体管M14的漏极。当第二百四十级栅极线驱动电路C_240为一奇像素栅极线驱动电路时，辅助栅极 线驱动电路350的组成和信号源耦接关系与图5所示的偶像素栅极线驱动电路C_EVen相 同；而当第二百四十级栅极线驱动电路(_240为一偶像素栅极线驱动电路时，辅助栅极线 驱动电路350的组成和信号源耦接关系与图4所示的奇像素栅极线驱动电路C_0dd相同； 故此处不再对辅助栅极线驱动电路350的组成和信号源耦接关系加以赘述。辅助栅极线驱 动电路350的作用在于透过其信号输入端FA承接第二百四十级栅极线驱动电路C_240的 输出信号，将其输出信号反馈给第二百四十级栅极线驱动电路C_240，以将其输出信号前馈 给第一级栅极线驱动电路C_1 ；换言之，辅助栅极线驱动电路350的作用在于作为一个虚拟 (Dummy)(亦即实质上并未用来驱动任何栅极线)的栅极线驱动电路，以维持栅极线驱动模 块300的正常运作。请参阅第6图，其为以图4所示的奇像素栅极线驱动电路C_0dd实施的奇像素栅 极线驱动电路c_l所包括的各节点的波形示意图。图4所示的奇像素栅极线驱动电路C_ Odd的运作方式根据第6图来描述如下。请注意，正频率信号端CLK’的准位同步于正频 率信号源CLK的准位，负频率信号端CLKB’的准位同步于负频率信号源CLKB的准位；准位 0utPut_l、0utPut_2、0utPut_3各自对应于栅极线驱动电路C_l、C_2、C_3的信号输出端 Output的准位。首先，用来启始栅极线驱动模块300的信号输入源STV会因一开始被触发而于第 6图所示的周期Pl出现高电位，因此会开启第一 N型薄膜晶体管M1，并使图4所示的节点 til的电位如第6图所示得到一定程度的提升，且节点til在周期Pl所提升的准位接近于 正频率信号源CLK或负频率信号源CLKB的高准位。接着，第六N型薄膜晶体管M6会被节 点til所带的高准位而开启，再加上因为第八N型薄膜晶体管M8被位于高准位的负频率输 入端CLKB’所开启，使得信号输出端Output的准位接近于此时正频率输入端CLK’或低准 位栅极电源VGL的低准位，而形成如第6图所示准位0utPut_l在周期Pl时的低准位。接下来，当进入周期P2，且输入信号源STV转变为低准位时，正频率信号端CLK’会转为高准位，且负频率信号端CLKB’会转为低准位，使得第五和第八N型薄膜晶体管M5、M8 被关闭，且第三N型薄膜晶体管M3被开启。此时，由于电容Cl会保存住第六N型薄膜晶体 管M6栅极与源极之间的电位差，因此节点til的准位会如第6图中周期P2所示而再次提 升，且提升后的节点til的准位会约略等于正频率信号端CLK’或负频率信号端CLKB’的高 准位的二倍。由于正频率信号端CLK’转为高电位且第六N型薄膜晶体管M6的持续开启， 信号输出端Output也由低准位提升至高准位。为了不让信号输出端Output的准位在周期 P2内降低，第二和第七N型薄膜晶体管M2、M7此时需要被关闭，即节点tl2需要保持在低准 位状态；然而由于此时第三N型薄膜晶体管M3会被处于高准位的正频率信号端CLK’所开 启，且第四N型薄膜晶体管M4会被处于高准位的信号输出端Output通过第四N型薄膜晶 体管M4之栅极所开启，因此第四N型薄膜晶体管M4此时需要较高的导通率以尽可能的拉 低节点tl2之准位；为了达成这个目的，在本发明之设计上，第四N型薄膜晶体管M4的W/L 值会相对大于第三N型薄膜晶体管M3的W/L值，使得大量的电流会通过第四N型薄膜晶体 管M4，并因此拉低节点tl2的准位而使第二和第七N型薄膜晶体管M2、M7被关闭，进而封 锁输出信号端Output的准位被拉低的路径。当进入周期P3时，正频率信号端CLK’再次转为低准位，且负频率信号端CLKB’再 次转为高准位，使得第五N型薄膜晶体管M5被开启。此时，第八N型薄膜晶体管M8会被开 启而拉低信号输出端Output的准位，信号反馈端FB会收到后一级偶像素栅极线驱动电路 所传来的高准位输出信号，并透过被开启的第五N型薄膜晶体管M5而拉高节点tl2的电 位，使得第二和第七N型薄膜晶体管M2与M7被开启，并同时拉低节点til和输出信号端 Output的电位而完成一次循环。由于第一 N型薄膜晶体管Ml不会再接收到由信号输入端 FA所带来的高准位信号而开启，因此信号输出端Output的准位不会再次回到周期P2时的 高准位。图5所示的偶像素栅极线驱动电路C_EVen与图4所示的奇像素栅极线驱动电路 c_0dd的运作方式完全相同，两者的差异仅在于所输入的正频率信号源CLK’与负频率信号 源CLKB’连接位置正好相反而已，在此仅简述图5所示的偶像素栅极线驱动电路C_Even的 运作方式，而不就之前已叙述过之部分重复叙述。假设在第6图所示之周期P2，信号输入端 FA接收了从上一级奇像素栅极线驱动电路所传来的输出信号而开启了第九N型薄膜晶体 管M9，并使图5所示之节点til的电位得到提升。接着，第十四N型薄膜晶体管M14会被节 点til所带的高准位而开启，再加上因为第十六N型薄膜晶体管M16被位于高准位的正频 率输入端CLK’所开启，使得信号输出端Output的准位接近于此时负频率输入端CLKB’或 低准位栅极电源VGL的低准位。接下来，当进入周期P3，且信号输入端FA转变为低准位时，正频率信号端CLK’会 转为低准位，且负频率信号端CLKB’会转为高准位，使得第十三和第十六N型薄膜晶体管 M13、M16被关闭，且第十一 N型薄膜晶体管Mll被开启。此时，由于电容C2会保存住第十四 N型薄膜晶体管M14栅极与源极之间的电位差，因此节点til的准位会再次提升，且提升后 之节点til的准位会同样约略等于正频率信号端CLK’或负频率信号端CLKB’的高准位的 二倍。由于负频率信号端CLKB’转为高电位且第十四N型薄膜晶体管M14的持续开启，信 号输出端Output也由低准位提升至高准位。为了不让信号输出端Output的准位在周期 P3内降低，第十和第十五N型薄膜晶体管M10、M15此时需要被关闭，即节点tl2需要保持
12在低准位状态；然而由于此时第十一 N型薄膜晶体管Mll会被处于高准位的负频率信号端 CLKB'所开启，且第十二 N型薄膜晶体管M12会被处于高准位的信号输出端Output通过第 十二 N型薄膜晶体管M12的栅极所开启，因此第十二 N型薄膜晶体管M12此时需要较高的 导通率以尽可能的拉低节点tl2之准位。同理，为了达成这个目的，第十二 N型薄膜晶体管 M12的W/L值会相对大于第十一 N型薄膜晶体管Mll的W/L值，使得大量的电流会通过第 十二 N型薄膜晶体管M12，并因此拉低节点tl2的准位而使第十和第十五N型薄膜晶体管 MlO和M15被关闭，进而封锁输出信号端Output的准位被拉低的路径。当进入周期P4时，正频率信号端CLK’再次转为高准位，且负频率信号端CLKB’再 次转为低准位，使得第十三N型薄膜晶体管M13被开启。此时，第十六N型薄膜晶体管M16 会被开启而拉低信号输出端Output的准位，信号反馈端FB会收到后一级奇像素栅极线驱 动电路所传来的高准位输出信号，并透过被开启的第十三N型薄膜晶体管M13而拉高节点 tl2的电位，使得第十和第十五N型薄膜晶体管MlO与M15被开启，并同时拉低节点til和 输出信号端Output的电位而完成一次循环。由于第九N型薄膜晶体管M9不会再接收到由 信号输入端FA所带来的高准位信号而开启，因此信号输出端Output的准位不会再次回到 高准位。上述图4和第6图中所述的栅极线驱动电路的运作方式会继续在栅极线驱动 模块300中所包括的各奇像素栅极线驱动电路和各偶像素栅极线驱动电路继续以递移 (Iterative)方式持续驱动各自对应之栅极线，直到所有栅极线驱动单元所对应的栅极线 都被驱动过一次为止。需要说明的是，当上述的递移传递到辅助栅极线驱动电路350时，辅 助栅极线驱动电路350会再次将其输出信号前馈给第一级栅极线驱动电路C_1之信号输入 端FA，以重新启始该循环。观察第6图所示的波形示意图可知，在栅极线驱动模块300所包括的任一奇像素 栅极线驱动电路c_0dd、任一偶像素栅极线驱动电路C_Even或辅助栅极线驱动电路350中， 没有任何一个N型薄膜晶体管会持续处于被开启的状态，因此也不会产生如现有技术中所 述因持续被偏压影响而造成元件特性漂移的状况，因而克服了该缺点。除此以外，现有技术 在每一栅极线驱动电路元件中约略使用十三个以上之晶体管来当作元件，而本发明所揭露 的每一栅极线驱动电路中仅使用了八个N型薄膜晶体管与一个电容，因此在液晶面板与栅 极线驱动电路的整合上也可有效达成缩小面积的效果。再者，由于本发明所揭露的栅极线 驱动模块所包括的各栅极线驱动电路以频率信号源来供给其电源，因此也不需如现有技术 般使用持续供应的高准位栅极线电源。
权利要求
一种用于液晶显示器的栅极线驱动模块，其包括多个奇像素栅极线驱动电路和多个偶像素栅极线驱动电路；其特征在于该栅极线驱动模块进一步包括一辅助栅极线驱动电路；和一信号输入源，该信号输入源耦接于该多个奇像素栅极线驱动电路的一第一级奇像素栅极线驱动电路的一信号输入端或该多个偶像素栅极线驱动电路的一第一级偶像素栅极线驱动电路的一信号输入端，该信号输入源也耦接于该辅助栅极线驱动电路的一信号反馈端；一第一频率信号源耦接于该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电路的一第一频率输入端、该多个偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一第一频率输入端和该辅助栅极线驱动电路的一第一频率输入端；一第二频率信号源耦接于该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电路的一第二频率输入端、该多个偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一第二频率输入端和该辅助栅极线驱动电路的一第二频率输入端；该第一频率信号源与该第二频率信号源彼此为反频率，且该第一频率信号源与该第二频率信号源用来当作该多个奇像素栅极线驱动电路、该多个偶像素栅极线驱动电路或该辅助栅极线驱动电路的一高准位栅极电源；该多个奇像素栅极线驱动电路、该多个偶像素栅极线驱动电路和该辅助栅极线驱动电路所使用的晶体管都为N型薄膜晶体管；该栅极线驱动模块与液晶显示器所包括的液晶面板的像素在同一非晶硅制程下所制造。
2.如权利要求1所述的栅极线驱动模块，其特征在于该栅极线驱动模块进一步包括 一低准位栅极电源，该低准位栅极电源耦接于该多个奇像素栅极线驱动电路的每一奇像素 栅极线驱动电路的一低准位栅极电源输入端、该多个偶像素栅极线驱动电路的每一偶像素 栅极线驱动电路的一低准位栅极输入端和该辅助栅极线驱动电路的一低准位栅极输入端， 该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电路的一信号输出端耦接于其下 一级偶像素栅极线驱动电路的一信号输入端或该辅助栅极线驱动电路的一信号输入端，且 该多个偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一信号输出端耦接于其下 一级奇像素栅极线驱动电路的一信号输入端或该辅助栅极线驱动电路的该信号输入端，该 多个奇像素栅极线驱动电路的该每一奇像素栅极线驱动电路的该信号输出端耦接于其前 一级偶像素栅极线驱动电路的一信号反馈端，且该多个偶像素栅极线驱动电路的每一偶像 素栅极线驱动电路的该信号输出端耦接于其前一级奇像素栅极线驱动电路的一信号反馈 端。
3.如权利要求2所述的栅极线驱动模块，其特征在于该每一奇像素栅极线驱动电路 包括一第一 N型薄膜晶体管，其栅极耦接于该第一 N型薄膜晶体管的漏极； 一第二 N型薄膜晶体管，其漏极耦接于该第一 N型薄膜晶体管的源极； 一第三N型薄膜晶体管，其栅极耦接于该第三N型薄膜晶体管的漏极，且该第三N型薄 膜晶体管的源极耦接于该第二 N型薄膜晶体管的栅极；一第四N型薄膜晶体管，其漏极耦接于该第三N型薄膜晶体管的源极； 一第五N型薄膜晶体管，其源极耦接于该第二 N型薄膜晶体管的栅极； 一第六N型薄膜晶体管，其栅极耦接于该第一 N型薄膜晶体管的源极，且该第六N型薄 膜晶体管的源极耦接于该第四N型薄膜晶体管的栅极；一第七N型薄膜晶体管，其栅极耦接于该第二 N型薄膜晶体管的栅极，且该第七N型薄 膜晶体管的漏极耦接于该第六N型薄膜晶体管的源极；一第八N型薄膜晶体管，其漏极耦接于该第六N型薄膜晶体管的源极；和 一电容，其一第一端耦接于该第六N型薄膜晶体管的栅极，且该电容的一第二端耦接 于该第六N型薄膜晶体管的源极；该第四N型薄膜晶体管的宽度/长度值(W/L值)大于该第三N型薄膜晶体管的宽度 /长度值；该第一级奇像素栅极线驱动电路的该信号输入端耦接于该第一奇像素栅极线驱动电 路所包括的该第一 N型薄膜晶体管的漏极，该第一频率输入端耦接于该第三N型薄膜晶体 管的漏极和该第六N型薄膜晶体管的漏极，且该第二频率输入端耦接于该第五N型薄膜晶 体管的栅极和该第八N型薄膜晶体管的栅极，该低准位栅极电源输入端耦接于该第二 N型 薄膜晶体管的源极、该第四N型薄膜晶体管的源极、该第七N型薄膜晶体管的源极和该第八 N型薄膜晶体管的源极，该每一奇像素栅极线驱动电路的该信号输出端耦接于该第八N型 薄膜晶体管的漏极，该每一奇像素栅极线驱动电路的该信号反馈端耦接于该第五N型薄膜 晶体管的漏极。
4.如权利要求2所述的栅极线驱动模块，其特征在于该每一奇像素栅极线驱动电路 包括一第一 N型薄膜晶体管，其栅极耦接于该第一 N型薄膜晶体管的漏极； 一第二 N型薄膜晶体管，其漏极耦接于该第一 N型薄膜晶体管的源极； 一第三N型薄膜晶体管，其栅极耦接于该第三N型薄膜晶体管的漏极，且该第三N型薄 膜晶体管的源极耦接于该第二 N型薄膜晶体管的栅极；一第四N型薄膜晶体管，其漏极耦接于该第三N型薄膜晶体管的源极； 一第五N型薄膜晶体管，其源极耦接于该第二 N型薄膜晶体管的栅极； 一第六N型薄膜晶体管，其栅极耦接于该第一 N型薄膜晶体管的源极，且该第六N型薄 膜晶体管的源极耦接于该第四N型薄膜晶体管的栅极；一第七N型薄膜晶体管，其栅极耦接于该第二 N型薄膜晶体管的栅极，且该第七N型薄 膜晶体管的漏极耦接于该第六N型薄膜晶体管的源极；一第八N型薄膜晶体管，其漏极耦接于该第六N型薄膜晶体管的源极；和 一电容，其一第一端耦接于该第六N型薄膜晶体管的栅极，且该电容的一第二端耦接 于该第六N型薄膜晶体管的源极；该第四N型薄膜晶体管的宽度/长度值(W/L值)大于该第三N型薄膜晶体管的宽度 /长度值；该第一级奇像素栅极线驱动电路的该信号输入端耦接于该第一奇像素栅极线驱动电 路所包括的该第一 N型薄膜晶体管的漏极，该第一频率输入端耦接于该第五N型薄膜晶体 管的栅极和该第八N型薄膜晶体管的栅极，且该第二频率输入端耦接于该第三N型薄膜晶体管的漏极和该第六N型薄膜晶体管的漏极，该低准位栅极电源输入端耦接于该第二 N型 薄膜晶体管的源极、该第四N型薄膜晶体管的源极、该第七N型薄膜晶体管的源极和该第八 N型薄膜晶体管的源极，该每一奇像素栅极线驱动电路的该信号输出端耦接于该第八N型 薄膜晶体管的漏极，该每一奇像素栅极线驱动电路的该信号反馈端耦接于该第五N型薄膜 晶体管的漏极。
5.如权利要求2所述的栅极线驱动模块，其特征在于该每一偶像素栅极线驱动电路 包括一第九N型薄膜晶体管，其栅极耦接于该第九N型薄膜晶体管的漏极； 一第十N型薄膜晶体管，其漏极耦接于该第九N型薄膜晶体管的源极； 一第十一 N型薄膜晶体管，其栅极耦接于该第十一 N型薄膜晶体管的漏极，且该第十一 N型薄膜晶体管的源极耦接于该第十N型薄膜晶体管的栅极；一第十二 N型薄膜晶体管，其漏极耦接于该第十一 N型薄膜晶体管的源极； 一第十三N型薄膜晶体管，其源极耦接于该第十N型薄膜晶体管的栅极； 一第十四N型薄膜晶体管，其栅极耦接于该第九N型薄膜晶体管的源极，且该第十四N 型薄膜晶体管的源极耦接于该第十二 N型薄膜晶体管的栅极；一第十五N型薄膜晶体管，其栅极耦接于该第十N型薄膜晶体管的栅极，且该第十五N 型薄膜晶体管的漏极耦接于该第十四N型薄膜晶体管的源极；一第十六N型薄膜晶体管，其漏极耦接于该第十四N型薄膜晶体管的源极；和 一电容，其一第一端耦接于该第十四N型薄膜晶体管的栅极，且该电容的一第二端耦 接于该第十四N型薄膜晶体管的源极；该第十二 N型薄膜晶体管的宽度/长度值(W/L值)大于该第十一 N型薄膜晶体管的 宽度/长度值；该第一级偶像素栅极线驱动电路的该信号输入端耦接于该第一偶像素栅极线驱动电 路所包括的该第九N型薄膜晶体管的漏极，该第一频率输入端耦接于该第十一 N型薄膜晶 体管的漏极和该第十四N型薄膜晶体管的漏极，且该第二频率输入端耦接于该第十三N型 薄膜晶体管的栅极和该第十六N型薄膜晶体管的栅极，该低准位栅极电源输入端耦接于该 第十N型薄膜晶体管的源极、该第十二 N型薄膜晶体管的源极、该第十五N型薄膜晶体管的 源极和该第十六N型薄膜晶体管的源极，该每一偶像素栅极线驱动电路的该信号输出端耦 接于该第十六N型薄膜晶体管的漏极，该每一偶像素栅极线驱动电路的该信号反馈端耦接 于该第十三N型薄膜晶体管的漏极。
6.如权利要求2所述的栅极线驱动模块，其特征在于该每一偶像素栅极线驱动电路 包括一第九N型薄膜晶体管，其栅极耦接于该第九N型薄膜晶体管的漏极； 一第十N型薄膜晶体管，其漏极耦接于该第九N型薄膜晶体管的源极； 一第十一 N型薄膜晶体管，其栅极耦接于该第十一 N型薄膜晶体管的漏极，且该第十一 N型薄膜晶体管的源极耦接于该第十N型薄膜晶体管的栅极；一第十二 N型薄膜晶体管，其漏极耦接于该第十一 N型薄膜晶体管的源极； 一第十三N型薄膜晶体管，其源极耦接于该第十N型薄膜晶体管的栅极； 一第十四N型薄膜晶体管，其栅极耦接于该第九N型薄膜晶体管的源极，且该第十四N型薄膜晶体管的源极耦接于该第十二 N型薄膜晶体管的栅极；一第十五N型薄膜晶体管，其栅极耦接于该第十N型薄膜晶体管的栅极，且该第十五N 型薄膜晶体管的漏极耦接于该第十四N型薄膜晶体管的源极；一第十六N型薄膜晶体管，其漏极耦接于该第十四N型薄膜晶体管的源极；和 一电容，其一第一端耦接于该第十四N型薄膜晶体管的栅极，且该电容的一第二端耦 接于该第十四N型薄膜晶体管的源极；该第十二 N型薄膜晶体管的宽度/长度值(W/L值)大于该第十一 N型薄膜晶体管的 宽度/长度值；该第一级奇像素栅极线驱动电路的该信号输入端耦接于该第一奇像素栅极线驱动电 路所包括的该第九N型薄膜晶体管的漏极，该第一频率输入端耦接于该第十三N型薄膜晶 体管的栅极和该第十六N型薄膜晶体管的栅极，且该第二频率输入端耦接于该第十一 N型 薄膜晶体管的漏极和该第十四N型薄膜晶体管的漏极，该低准位栅极电源输入端耦接于该 第十N型薄膜晶体管的源极、该第十二 N型薄膜晶体管的源极、该第十五N型薄膜晶体管的 源极、和该第十六N型薄膜晶体管的源极，该每一偶像素栅极线驱动电路的该信号输出端 耦接于该第十六N型薄膜晶体管的漏极，该每一偶像素栅极线驱动电路的该信号反馈端耦 接于该第十三N型薄膜晶体管的漏极。
7.如权利要求1所述的栅极线驱动模块，其特征在于该辅助像素栅极线驱动电路包括一第十七N型薄膜晶体管，其栅极耦接于该第十七N型薄膜晶体管的漏极； 一第十八N型薄膜晶体管，其漏极耦接于该第十七N型薄膜晶体管的源极； 一第十九N型薄膜晶体管，其栅极耦接于该第十九N型薄膜晶体管的漏极，且该第十九 N型薄膜晶体管的源极耦接于该第十八N型薄膜晶体管的栅极；一第二十N型薄膜晶体管，其漏极耦接于该第十九N型薄膜晶体管的源极； 一第二十一 N型薄膜晶体管，其源极耦接于该第十八N型薄膜晶体管的栅极； 一第二十二 N型薄膜晶体管，其栅极耦接于该第十七N型薄膜晶体管的源极，且该第 二十二 N型薄膜晶体管的源极耦接于该第二十N型薄膜晶体管的栅极；一第二十三N型薄膜晶体管，其栅极耦接于该第十八N型薄膜晶体管的栅极，且该第 二十三N型薄膜晶体管的漏极耦接于该第二十二 N型薄膜晶体管的源极；一第二十四N型薄膜晶体管，其漏极耦接于该第二十二 N型薄膜晶体管的源极；和 一电容，其一第一端耦接于该第二十二 N型薄膜晶体管的栅极，且该电容的一第二端 耦接于该第二十二 N型薄膜晶体管的源极；该第二十N型薄膜晶体管的宽度/长度值(W/L值)大于该第十九N型薄膜晶体管的 宽度/长度值。
8.如权利要求7所述的栅极线驱动模块，其特征在于该第一频率输入端耦接于该第 十九N型薄膜晶体管的漏极和该第二十二 N型薄膜晶体管的漏极，且该第二频率输入端耦 接于该第二十一 N型薄膜晶体管的栅极和该第二十四N型薄膜晶体管的栅极，该低准位栅 极电源输入端耦接于该第十八N型薄膜晶体管的源极、该第二十N型薄膜晶体管的源极、该 第二十三N型薄膜晶体管的源极和该第二十四N型薄膜晶体管的源极，该辅助栅极线驱动 电路的该信号输出端耦接于该第二十四N型薄膜晶体管的漏极，该辅助栅极线驱动电路的该信号反馈端耦接于该第二十一 N型薄膜晶体管的漏极。
9.如权利要求7所述的栅极线驱动模块，其特征在于该第一频率输入端耦接于该第 二十一 N型薄膜晶体管的栅极和该第二十四N型薄膜晶体管的栅极，且该第二频率输入端 耦接于该第十九N型薄膜晶体管的漏极和该第二十二 N型薄膜晶体管的漏极，该低准位栅 极电源输入端耦接于该第十八N型薄膜晶体管的源极、该第二十N型薄膜晶体管的源极、该 第二十三N型薄膜晶体管的源极和该第二十四N型薄膜晶体管的源极，该辅助栅极线驱动 电路的该信号输出端耦接于该第二十四N型薄膜晶体管的漏极，该辅助栅极线驱动电路的 该信号反馈端耦接于该第二十一 N型薄膜晶体管的漏极。
10.一种液晶显示器，其包括多个数据线驱动电路和一液晶面板模组；该液晶面板模组包括一液晶面板和一栅极线驱动模块，该栅极线驱动模块与该多个数 据线驱动电路用来驱动液晶面板上对应的薄膜晶体管进行显示；该栅极线驱动模块包括多个奇像素栅极线驱动电路和多个偶像素栅极线驱动电路； 其特征在于该栅极线驱动模块进一步包括 一辅助栅极线驱动电路；和一信号输入源，该信号输入源耦接于该多个奇像素栅极线驱动电路的一第一级奇像素 栅极线驱动电路的一信号输入端或该多个偶像素栅极线驱动电路的一第一级偶像素栅极 线驱动电路的一信号输入端，该信号输入源也耦接于该辅助栅极线驱动电路的一信号反馈 端；一第一频率信号源耦接于该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电 路的一第一频率输入端、该多个偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一 第一频率输入端和该辅助栅极线驱动电路的一第一频率输入端；一第二频率信号源耦接于该多个奇像素栅极线驱动电路的每一奇像素栅极线驱动电 路的一第二频率输入端、该多个偶像素栅极线驱动电路的每一偶像素栅极线驱动电路的一 第二频率输入端和该辅助栅极线驱动电路的一第二频率输入端；该第一频率信号源与该第二频率信号源彼此为反频率，且该第一频率信号源与该第二 频率信号源用来当作该多个奇像素栅极线驱动电路、该多个偶像素栅极线驱动电路或该辅 助栅极线驱动电路的一高准位栅极电源；该多个奇像素栅极线驱动电路、该多个偶像素栅极线驱动电路和该辅助栅极线驱动电 路所使用的晶体管都为N型薄膜晶体管；该栅极线驱动模块与该液晶面板的像素在同一非晶硅制程下所制造。
全文摘要
本发明是关于一种液晶显示器所使用的栅极线驱动模块，其以频率信号源来代替高准位栅极电源，以避免薄膜晶体管因为长时间的持续偏压而产生元件特性漂移的现象。该栅极线驱动模块包括多个奇像素栅极线驱动电路、多个偶像素栅极线驱动电路和一辅助栅极线驱动电路。相邻的奇像素栅极线驱动电路与偶像素栅极线驱动电路之间以前馈或反馈方式交换其输出信号。该辅助栅极线驱动电路用来确保该栅极线驱动模块的信号递移可以正常运作。
文档编号G02F1/1368GK101943832SQ20091030418
公开日2011年1月12日 申请日期2009年7月9日 优先权日2009年7月9日
发明者江建学, 陈思孝 申请人:群康科技(深圳)有限公司;群创光电股份有限公司