专利名称：低电压静态随机存储器单元、存储器和写操作方法
技术领域：
本发明涉及存储器技术领域，特别涉及一种低电压静态随机存储器单元。
背景技术：
为了充分利用集成电路工艺进步所带来的好处，得到更大的集成度，CMOS器件的尺寸变得越来越小。然而随着工艺技术的进一步提高，芯片加工过程中的多样性使得CMOS 器件的参数，如阈值电压等，也会出现较大的随机涨落。对于静态随机存储器(SRAM)这种强烈依赖于器件对称性的单元电路来说，器件参数的不一致会对电路稳定性造成很严重的影响。此外，电源电压的下降更加剧了这种影响。除此之外，工艺以及电压的变化也会使软错误率(soft error rate)增加。实验表明，电源电压每降低10%，器件尺寸减小8%，会使软错误率提高18%。由于上述种种原因，使用传统6管静态随机存储器单元结构很难保证其在较低电压下的正常工作。如图1所示，示出了现有技术中的一种8管单端静态随机存储器单元，其解决了低电压下静态随机存储器的稳定性问题。该结构在传统6管单元中增加了 mnO和mnl两个NMOS管，避免了读操作对原存储数据的干扰，进而提高了静态随机存储器的稳定性。然而，这种结构不能像传统6管单元一样，有效的处理多比特软错误。在由传统6管静态随机存储器单元构成的存储器中，其整体结构布局方式采用位交叉结构，即同一行中的相邻比特来自于不同的逻辑字。使用这种布局，可以保证一个多比特错误中的错误比特来自于不同的字。也即，每个字中只有一个比特会被影响。在这种情况下，可以使用ECC(err0r correction code，错误纠正码)有效的识别一个字中的错误。然而，这种结构很难被运用到上述8管单端静态随机存储器单元中。其原因如下当对该8管单端静态随机存储器单元中某一位进行写操作时，与被选中单元同行而不同列的未被选中的单元，会处于一种与读操作相同的“电压偏置”情况(也即“假读”现象)，进而破坏了原存储数据，影响了单元的稳定性。因此，若使用上述位交叉结构，将不同的字安排在同一行上，不可避免的会出现 “假读”情况。对于“假读”单元来说，8管单端静态随机存储器单元所带来的稳定性的提高将不复存在。图1是现有技术中的一种8管单端静态随机存储器单元电路结构图。该种 8管单端静态随机存储器单元与之前的6管静态随机存储器单元相比，稳定性有极大的提高。但是，该种8管单端静态随机存储器单元，在进行存储器布局的时候，必须使用非位交叉结构(否则造成的“假读”问题会不可避免的降低了假读单元的稳定性)。因此，不能保证一个多比特错误中的错误比特来自于不同的字，也就不能使用ECC进行纠错处理。
发明内容
(一)要解决的技术问题本发明要解决的技术问题是如何提供一种低电压静态随机存储器单元，其具有较高的稳定性，并且支持位交叉结构。( 二)技术方案
为解决上述技术问题，本发明提供一种低电压静态随机存储器单元，其包括写字线WWL、读位线RBL、读字线RWL、第一写位线WBL、第二写位线WBLB、NM0S管mnO mn3、PM0S 管mpO、反相器invl inv2 ；所述NMOS管mnO的栅极连接读字线RWL，其源极连接读位线RBL，其漏极连接节点 n0 ；所述NMOS管mnl的栅极连接节点q，其源极连接所述节点nO，其漏极连接第二写位线WBLB ；所述NMOS管mn2的栅极连接节点qb，其源极连接第一写位线WBL，其漏极连接所述节点n0 ；所述NMOS管mn3的栅极连接写字线WWL，其源极连接节点qbt，其漏极连接所述节
占n0 ·所述PMOS管mpO的栅极连接写字线WWL，其源极连接所述节点qb，其漏极连接所述节点qbt ；所述反相器invl的输入端连接所述节点q，其输出端连接所述节点qb ；所述反相器inv2的输入端连接所述节点qbt，其输出端连接所述节点q。优选地，所述反相器invl inv2均由NMOS管和PMOS管连接组成。优选地，所述反相器invl中NMOS管和PMOS管的连接关系为所述NMOS管源极接地，所述PMOS管源极接电源，所述NMOS管的栅极与所述PMOS管的栅极互相连接构成所述反相器invl的输入端，所述NMOS管的漏极与所述PMOS管的漏极互相连接构成所述反相器 invl的输出端。本发明还提供一种低电压静态随机存储器，所述低电压静态随机存储器由多个所述低电压静态随机存储器单元拼接而成。本发明还提供一种利用所述的低电压静态随机存储器单元进行写操作的方法进行写操作时，将读字线RWL和写字线WWL的电压分别设置为O和VDD ；当需要将节点q写为 O时，则将第一写位线WBL和第二写位线WBLB的电压设置为VDD ；当需要将节点q写为VDD 时，则将第一写位线WBL和第二写位线WBLB电压设置为0。(三)有益效果本发明的低电压静态随机存储器单元、存储器和写操作方法，读写操作分离，并且写位线(第一写位线WBL和第二写位线WBLB)和写字线WffL共同控制写操作，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。
图1是现有技术中的一种8管单端静态随机存储器单元电路结构图；图2是位交叉结构(a)和非位交叉结构(b)对比示意图；图3是本发明实施例所述的低电压静态随机存储器单元电路结构图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
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图2是位交叉结构和非位交叉结构对比示意图。如图2所示，其中(a)部分表示位交叉结构，本发明实施例所述的低电压静态随机存储器单元采用该种位交叉结构；(b)部分表示非位交叉结构，传统的8管单端静态随机存储器单元采用该种非位交叉结构。图3是本发明实施例所述的低电压静态随机存储器单元电路结构图。如图3所示， 该低电压静态随机存储器单元包括写字线WWL、读位线RBL、读字线RWL、第一写位线WBL、 第二写位线WBLB、匪OS管mnO mn3、PMOS管mpO、反相器invl inv2 ；所述NMOS管mnO的栅极连接读字线RWL，其源极连接读位线RBL，其漏极连接节点 nO ；所述NMOS管mnl的栅极连接节点q，其源极连接所述节点nO，其漏极连接第二写位线WBLB ；所述NMOS管mn2的栅极连接节点qb，其源极连接第一写位线WBL，其漏极连接所述节点nO ； 所述NMOS管mn3的栅极连接写字线WWL，其源极连接节点qbt，其漏极连接所述节
占nO ·所述PMOS管mpO的栅极连接写字线WWL，其源极连接所述节点qb，其漏极连接所述节点qbt ；所述反相器invl的输入端连接所述节点q，其输出端连接所述节点qb ；所述反相器inv2的输入端连接所述节点qbt，其输出端连接所述节点q。所述反相器invl inv2均由匪OS管和PMOS管组成。所述反相器invl和inv2中NMOS管和PMOS管的连接关系均为所述NMOS管源极接地，所述PMOS管源极接电源，所述NMOS管的栅极与所述PMOS管的栅极互相连接构成所述反相器invl的输入端，所述NMOS管的漏极与所述PMOS管的漏极互相连接构成所述反相器invl的输出端。—种低电压静态随机存储器，其由多个所述低电压静态随机存储器单元拼接而成。同一行中相邻的低电压静态随机存储器单元的字线互相连接(写字线WWL互相连接， 读字线RWL互相连接)，同一列中相邻的低电压静态随机存储器单元的位线互相连接(读位线RBL互相连接，第一写位线WBL互相连接，第二写位线WBLB互相连接)。所述NMOS管mnO mn3和PMOS管mpO的源极和漏极均可以交换位置，即无需区分匪OS管mnO mn3和PMOS管mpO的源极和漏极。其中，写字线WWL、第一写位线WBL和第二写位线WBLB仅被用于写操作，而读字线 RWL和读位线RBL则仅用于读操作。在读状态以及稳定状态(不进行读操作和写操作时的状态)时，第一写位线WBL和第二写位线WBLB的电压分别保持为VDD (工作电压)和0，NMOS 管mnl和mn2构成一个具有反相器功能的结构，使节点nO的逻辑电平与节点q相反。当对该低电压静态随机存储器单元进行读操作时，则将读字线RWL变为高电平，节点nO的电平通过NMOS管mnO传送至读位线RBL，以完成对该低电压静态随机存储器单元的读操作。该读操作并未对原存储数据产生干扰，故该读操作时的SNM(static-noise-margin，静态噪声容限)与稳定状态时的SNM—样，由该低电压静态随机存储器单元中两个互相耦合的反相器 invl和inv2决定。而对于现有的6管静态随机存储器单元来说，当对其进行读操作时，其中存“0”的节点会被其位线上的预充高电平拉高，极大地降低了 S匪。因此，与之前的6管静态随机存储器单元相比，本发明的低电压静态随机存储器单元的稳定性有极大的提高。当对所述低电压静态随机存储器单元进行写操作时，读字线RWL和写字线WffL的电压分别为0和VDD，而第一写位线WBL和第二写位线WBLB的电压则为VDD (当需要将该低电压静态随机存储器单元的节点q的电压写为0时)或0(当需要将该低电压静态随机存储器单元的节点q的电压写为VDD时)。此时，NMOS管mnl和mn2的工作情况则类似于 NMOS传输管(将第一写位线WBL和第二写位线WBLB上的信号传输至节点nO)，第一写位线 WBL和第二写位线WBLB的信号通过NMOS管mnl、mn2和mn3传送至节点qbt，最终完成对节点q和qb的写操作。对于与所述低电压静态随机存储器单元处于同一行的第二低电压静态随机存储器单元来说，尽管该第二低电压静态随机存储器单元的写字线WWL的电压为 VDD，但是其第一写位线WBL和第二写位线WBLB的电压分别被保持为VDD和0，NM0S管mnl 和mn2工作方式类似于反相器，与反相器irw2互相耦合以保持节点q和qb上存储的数据不受干扰。因此，对于该种低电压静态随机存储器单元，若使用位交叉结构不会产生“假读” 现象。而对于与所述低电压静态随机存储器单元处于同一列的第三低电压静态随机存储器单元，由于其写字线WWL的电压为0，使得其NMOS管mn3截止，该第三低电压静态随机存储器单元不受其自身第一写位线WBL和第二写位线WBLB的影响。综上，本发明实施例所述低电压静态随机存储器单元、存储器、写操作方法，读写操作分离，并且写位线(第一写位线WBL和第二写位线WBLB)和写字线WffL共同控制写操作，所以具有较高的稳定性。并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题，因此，可以保证一个多比特错误中的错误比特来自于不同的字，能够使用 ECC进行纠错处理。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.一种低电压静态随机存储器单元，其特征在于，包括写字线WWL、读位线RBL、读字线RWL、第一写位线WBL、第二写位线WBLB、NM0S管mnO mn3、PM0S管mpO、反相器invl inv2 ；所述NMOS管mnO的栅极连接读字线RWL，源极连接读位线RBL，漏极连接节点nO ；所述NMOS管mnl的栅极连接节点q，源极连接所述节点nO，漏极连接第二写位线WBLB ；所述NMOS管mn2的栅极连接节点qb，源极连接第一写位线WBL，漏极连接所述节点nO ；所述NMOS管mn3的栅极连接写字线WWL，源极连接节点qbt，漏极连接所述节点nO ；所述PMOS管mpO的栅极连接写字线WWL，源极连接所述节点qb，漏极连接所述节点qbt ；所述反相器invl的输入端连接所述节点q，输出端连接所述节点qb ；所述反相器inv2的输入端连接所述节点qbt，输出端连接所述节点q。
2.如权利要求1所述的低电压静态随机存储器单元，其特征在于，所述反相器invl inv2均由NMOS管和PMOS管连接组成。
3.如权利要求2所述的低电压静态随机存储器单元，其特征在于，所述反相器invl中 NMOS管和PMOS管的连接关系为所述NMOS管源极接地，所述PMOS管源极接电源，所述NMOS 管的栅极与所述PMOS管的栅极互相连接构成所述反相器invl的输入端，所述NMOS管的漏极与所述PMOS管的漏极互相连接构成所述反相器invl的输出端。
4.一种低电压静态随机存储器，其特征在于，所述低电压静态随机存储器由多个权利要求1或者2或者3所述低电压静态随机存储器单元拼接而成。
5.一种利用权利要求1或者2或者3所述的低电压静态随机存储器单元进行写操作的方法，其特征在于，进行写操作时，将读字线RWL和写字线WffL的电压分别设置为O和VDD ； 当需要将节点q写为O时，则将第一写位线WBL和第二写位线WBLB的电压设置为VDD ；当需要将节点q写为VDD时，则将第一写位线WBL和第二写位线WBLB电压设置为O。
全文摘要
本发明公开了一种低电压静态随机存储器单元、存储器和写操作方法，涉及存储器领域。该低电压静态随机存储器单元包括写字线、读位线、读字线、第一写位线、第二写位线、NMOS管mn0～mn3、PMOS管mp0、反相器inv1～inv2；mn0的栅极连接读字线，其源极连接读位线，其漏极连接节点n0；mn1的栅极连接节点q，其源极连接节点n0，其漏极连接第二写位线；mn2的栅极连接节点qb，其源极连接第一写位线，其漏极连接节点n0；mn3的栅极连接写字线，其源极连接节点qbt，其漏极连接节点n0。该低电压静态随机存储器单元，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。
文档编号G11C11/413GK102157195SQ201110115338
公开日2011年8月17日 申请日期2011年5月5日 优先权日2011年5月5日
发明者刘俐敏, 张钢刚, 李夏禹, 王源, 贾嵩 申请人:北京大学