双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法

专利名称：双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法
双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法技术领域
本发明是有关于一种虚拟静态随机存取存储器(Pseudo Static Random Access Memory，PSRAM)，且特别有关于一种双倍数据率(Double Data Rate, DDR)虚拟静态随机存取存储器的控制器与存储器装置以及两者之间的通讯协议。
背景技术：
在便携式应用中，例如手提/无线装置，使用低耗电量的存储器是必要的。虚拟静态随机存取存储器(PSRAM)可同时满足低耗电量以及高密度需求。相似于传统动态随机存取存储器(Dynamic Random Access Memory, DRAM)，虚拟静态随机存取存储器包含动态存储器单元。但是，由于接口以及封装的关系，PSRAM具有静态随机存取存储器(Static Random Access Memory, SRAM)的外观。
PSRAM可以操作在突发(burst)模式。突发模式可提高储存以及获取数据的速度。 在突发模式中，特定的功能必须以预定顺序发生。这些功能通常相应于由PSRAM装置的控制器所提供的命令信号而执行。命令信号的时序是根据时钟信号所决定，并对齐于时钟信号的边缘(上升或下降)或是在时钟信号的边缘(上升或下降)之后的预定时间才出现。此外，在突发模式中，PSRAM装置可操作在等待状态的固定模式以及可变模式下，其中等待状态会决定有效数据出现在数据总线之前所经过的时钟周期的最小数量。
在双倍数据率(DDR)SDRAM装置中，时钟信号的上升边缘以及下降边缘都是读取操作以及写入操作的触发点。相较于单倍数据率(Single Data Rate，SDR) SDRAM装置，DDR SDRAM装置使用相同的时钟频率可将数据率加倍，以及可使用差分时钟方式来符合增加的时序精准度要求。发明内容
本发明提供一种双倍数据率虚拟静态随机存取存储器(DDR PSRAM)。上述双倍数据率虚拟静态随机存取存储器包括数据接收器，用以根据时钟，经由通用总线而接收来自控制器的第一单倍数据率数据，并根据来自上述控制器的数据选通信号，经由上述通用总线而接收来自上述控制器的双倍数据率数据；存储器；以及地址解码器，用以对上述第一单倍数据率数据进行译码，以得到上述存储器的地址，其中上述数据接收器将上述双倍数据率数据储存至上述存储器的上述地址内。
再者，本发明提供一种数据写入方法，适用于双倍数据率虚拟静态随机存取存储器。根据时钟，经由通用总线而得到来自控制器的第一单倍数据率数据。解碼上述第一单倍数据率数据，以得到上述双倍数据率虚拟静态随机存取存储器内的存储器的地址。根据来自上述控制器的数据选通信号，经由上述通用总线得到来自上述控制器的双倍数据率数据。储存上述双倍数据率数据至上述存储器的上述地址内。
再者，本发明提供另一种双倍数据率虚拟静态随机存取存储器。上述双倍数据率虚拟静态随机存取存储器包括数据接收器，用以根据时钟，经由通用总线而接收来自控制器的第一单倍数据率数据；存储器；地址解码器，用以解碼上述第一单倍数据率数据，以得到上述存储器的地址；数据传送器，用以得到储存在上述存储器的上述地址的数据，并根据所得到的数据，经由上述通用总线而提供双倍数据率数据至上述控制器；以及数据选通产生单元，用以提供数据选通信号至上述控制器，并相应于上述双倍数据率数据，对上述数据选通信号进行双态触变，以便致能上述控制器，用以根据上述数据选通信号来接收上述双倍数据率数据。
再者，本发明提供一种数据读取方法，适用于双倍数据率虚拟静态随机存取存储器。根据时钟，经由通用总线，得到来自控制器的第一单倍数据率数据。解碼上述第一单倍数据率数据，以得到上述双倍数据率虚拟静态随机存取存储器内存储器的地址。得到储存在上述存储器的上述地址的数据。根据所得到的数据，相应于数据选通信号，经由上述通用总线而提供双倍数据率数据至上述控制器。上述控制器根据上述数据选通信号而接收上述双倍数据率数据。
再者，本发明提供一种控制器，适用于双倍数据率虚拟静态随机存取存储器，包括单倍率处理单元，用以根据第一数据以及第一时钟而得到单倍数据率数据；双倍率处理单元，用以根据第二数据以及第二时钟而得到双倍数据率数据，其中上述第二时钟是上述第一时钟的两倍频率；以及选择器，用以根据控制信号，经由通用总线而选择性地提供上述单倍数据率数据以及上述双倍数据率数据的任一者至上述双倍数据率虚拟静态随机存取存储器。
再者，本发明提供一种存取方法，适用于写入数据至双倍数据率虚拟静态随机存取存储器，包括根据第一数据以及第一时钟，得到单倍数据率数据；根据第二数据以及第二时钟，得到双倍数据率数据，其中上述第二时钟是上述第一时钟的两倍频率；以及经由通用总线，选择性地提供上述单倍数据率数据以及上述双倍数据率数据的任一者至上述双倍数据率虚拟静态随机存取存储器。
再者，本发明提供一种控制器，适用于双倍数据率虚拟静态随机存取存储器，包括单倍率处理单元，用以根据第一数据而得到单倍数据率数据；输出缓冲器，用以在命令阶段，经由通用总线提供上述单倍数据率数据至上述双倍数据率虚拟静态随机存取存储器；数据选通门控单元，用以在读取数据阶段，对来自上述双倍数据率虚拟静态随机存取存储器的数据选通信号进行门控，以得到门控数据选通信号；以及数据接收器，用以根据上述门控数据选通信号而经由上述通用总线，接收来自上述双倍数据率虚拟静态随机存取存储器的双倍数据率数据，以得到第二数据。
再者，本发明提供一种存取方法，适用从双倍数据率虚拟静态随机存取存储器读取数据，包括根据第一数据，得到单倍数据率数据；在命令阶段，经由通用总线提供上述单倍数据率数据至上述双倍数据率虚拟静态随机存取存储器；在读取数据阶段，对来自上述双倍数据率虚拟静态随机存取存储器的数据选通信号进行门控，以得到门控数据选通信号；以及根据上述门控数据选通信号，经由上述通用总线接收来自上述双倍数据率虚拟静态随机存取存储器的双倍数据率数据，以得到第二数据。
再者，本发明提供一种操作方法，由双倍数据率虚拟静态随机存取存储器所执行， 包括经由通用总线，接收来自控制器的单倍数据率数据；提供数据选通信号至上述控制器，并在接受来自上述控制器的读取命令之后，解除上述数据选通信号；相应于所接收的上述单倍数据率数据，经由上述通用总线，传送双倍数据率数据至上述控制器；以及相应于所传送的上述双倍数据率数据，对上述数据选通信号进行双态触变，其中上述单倍数据率数据包括上述双倍数据率虚拟静态随机存取存储器的地址，以及上述双倍数据率数据包括储存在上述双倍数据率虚拟静态随机存取存储器的上述地址的数据，以便致能上述控制器， 用以根据上述数据选通信号来接收上述双倍数据率数据。
本发明的优点之一在于可使得传输数据的数据率加倍，并可使用差分时钟方式来符合增加的时序精准度要求。


图I显示一电子装置；
图2显示图I中控制器以及DDR PSRAM之间的信号波形图3显示根据本发明一实施例所述的操作方法，适用于低接脚数的DDR PSRAM ；
图4显示根据图3的操作方法而得到的图I中信号的波形图5显示根据本发明一实施例所述的控制器，适用于低接脚数DDR PSRAM ；
图6显示根据本发明一实施例所述的图5中控制器的信号波形图，其中控制器对低接脚数的DDR PSRAM执行具有四个突发的同步写入操作；
图7显示根据本发明一实施例所述的图5中控制器的信号波形图，其中控制器对低接脚数的DDR PSRAM执行具有四个突发的同步读取操作；
图8显示根据本发明一实施例所述的低接脚数DDR PSRAM ；
图9显示根据本发明一实施例所述的图8中DDR PSRAM的信号波形图，其中控制器对低接脚数的DDR PSRAM执行具有四个突发的同步写入操作；
图10显示根据本发明一实施例所述的图8中DDR PSRAM的信号波形图，其中控制器对低接脚数的DDR PSRAM执行具有四个突发的同步读取操作；以及
图11显示根据本发明一实施例所述的低接脚数DDR PSRAM的数据传送器的双倍数据率单元。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。 在通篇说明书及权利要求书当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。“大致”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或透过其他装置或连接手段间接地电性连接至该第二装置。说明书后续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附的权利要求书所界定者为准。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下
实施例
图I显示电子装置100。电子装置100包括控制器10以及双倍数据率虚拟静态随机存取存储器(DDR PSRAM)20。此外，电子装置100更包括设置在控制器10以及DDR PSRAM 20之间的多个单向传输线以及具有三态(tri-state)的多个双向传输线。传输线 110和120为单向传输线，用以将来自控制器10的差分时钟信号对CLK与CLKn提供至DDR PSRAM 20。传输线130为单向传输线，用以将来自控制器10的芯片选择信号CS提供至DDR PSRAM 20。总线140包括多个单向传输线，用以将来自控制器10的命令信号CMD提供至DDR PSRAM20。传输线150为单向传输线，用以将来自DDR PSRAM 20的等待信号WAIT提供至控制器10，其中等待信号WAIT是用来通知控制器10何时具有双倍数据率的有效数据会出现在总线170。传输线160为双向传输线，用以在控制器10以及DDR PSRAM 20之间传送数据选通(strobe)信号DQS。总线170为具有多个双向传输线的通用总线(common bus),用以传送地址/数据信号AD，其中地址/数据信号AD包括具有不同传输率的地址流与数据流， 并在总线170上进行多路传输。相较于传统的DDR PSRAM装置，由于总线170由地址流以及数据流所共享，因此DDR PSRAM 20为低接脚数(Low Pin Count, LPC)存储器。
图2显示图I中控制器10以及DDR PSRAM 20之间的信号波形图。同时参考图I 与图2，控制器10会在时间点tl解除(de-assert)芯片选择信号CS，以便选择DDR PSRAM 20。然后，控制器10会经由命令信号CMD提供读取命令RD_CMD至DDR PSRAM 20。同时，控制器10亦会经由地址/数据信号AD来提供地址ADDR至DDR PSRAM 20。在一实施例中，地址ADDR可以分为高字节(byte)ADDR_H以及低字节ADDR_L，而控制器10会经由命令信号 CMD来提供高字节ADDR_H且经由地址/数据信号AD来提供低字节ADDR_L。在时间点t2， 控制器10提供时钟信号CLK与CLKn至DDR PSRAM 20，使得在命令状态下，DDR PSRAM 20 能根据时钟信号CLK与CLKn接收(亦可称为提取)命令信号CMD以及地址/数据信号AD。 例如，在图2的时间点t2，DDRPSRAM 20会在时钟信号CLK的上升边缘来接收命令信号CMD 以及地址/数据信号AD。当来自命令信号CMD的读取命令RD_CMD被DDR PSRAM 20所接受时，DDR PSRAM 20会在时间点t3解除等待信号WAIT，以通知控制器10进入等待状态。当接受了读取命令RD_CMD以及地址ADDR，DDR PSRAM 20会执行读取操作，以便根据地址ADDR 从DDR PSRAM 20的一存储器单元中得到数据。在传送所得到的数据至控制器10之前，DDR PSRAM 20会在时钟周期CYl中设定(assert)等待信号WAIT并解除数据选通信号DQS，其用以指示所得到的数据已准备好要传送至控制器10。在图2中，DDR PSRAM 20操作在等待状态的可变模式下。于是，根据不同的规格，时间周期tRL的时钟周期或读取潜伏时间(read latency)的数量为可变的。在时间点t4，DDR PSRAM 20会开始提供所得到的数据D0-D7至控制器10。此外，DDR PSRAM 20可相应于数据D0-D7而对数据选通信号DQS进行双态触变 (toggle)。于是，控制器10可根据数据选通信号DQS的上升边缘与下降边缘来依序接收数据D0-D7。在接收了数据D0-D7之后，控制器10会在时间点t5设定芯片选择信号CS，用以指示完成了读取操作。然后，等待信号WAIT与数据选通信号DQS在时钟周期CY2中皆会设为高阻抗状态(High Z)。
在图2中，数据选通信号DQS会被设为高阻抗状态，直到等待状态结束。再者，对数据选通信号DQS而言，在时钟周期CYl中从时钟信号CLK的上升边缘起，时间周期tLZ可称为低阻抗时间。一般而言，数据选通信号DQS用来对数据D0-D7进行闩锁(latch)，而在传统控制器中，是用追踪电路来追踪数据选通信号DQS。举例来说，当侦测到等待信号WAIT 被解除(或是根据不同的设计规格，在另一实施例可以是被设定)时，传统控制器必须遮蔽 (mask)住数据选通信号DQS的阻抗周期，以便对数据选通信号DQS进行门控(gate)。若所遮蔽的数据选通信号DQS的阻抗周期会因为可变时间周期tRL与时间周期tLZ的影响而弄错，则传统控制器很难根据数据选通信号DQS来得到有效的数据D0-D7。举例来说，假如等待信号WAIT或是数据选通信号DQS在时钟周期CYl中发生漂移(drift)，则等待信号WAIT 的瞬变点(transient)会晚于时间周期tLZ，即数据选通信号DQS会在等待信号WAIT的瞬变点之前被解除，因而会产生时间违规(violation)。因此，对传统控制器来说，遮蔽数据选通信号DQS的阻抗周期是困难的。于是，会引起无效的数据闩锁现象。
图3显示根据本发明一实施例所述的操作方法，适用于低接脚数的DDRPSRAM (例如图I的DDR PSRAM 20)。图4显示根据图3的操作方法而得到的图I中信号的波形图。 同时参考图3与图4，在步骤S302中，DDR PSRAM会经由耦接在DDR PSRAM与控制器之间的通用总线，接收来自控制器的单倍数据率数据，其中单倍数据率数据包括DDR PSRAM的地址，如图4的命令状态所显示。同时，DDR PSRAM亦经由命令信号而接收来自控制器的读取命令。在步骤S304中，在接受了来自控制器的读取命令之后，DDR PSRAM会提供数据选通信号DQS以及等待信号WAIT至控制器，并解除数据选通信号DQS以及等待信号WAIT两者， 如图4的等待状态所显示。接着，DDR PSRAM会经由通用总线而提供双倍数据率数据至控制器(步骤S306)，以及相应于所传送的双倍数据率数据，DDR PSRAM会对数据选通信号DQS 进行双态触变(步骤S308)，其中双倍数据率数据包括储存在DDR PSRAM的该地址的数据。 相较于图2，图4的数据选通信号DQS在等待状态期间是被解除的，如标号40所显示，于是没有图2的时间周期tLZ存在。因此，控制器可根据数据选通信号DQS来接收双倍数据率数据，而不用遮蔽数据选通信号DQS的阻抗周期。换言之，控制器可直接使用数据选通信号 DQS的上升边缘与下降边缘来对双倍数据率数据进行闩锁。再者，等待信号WAIT与数据选通信号DQS会被设定成高阻抗，直到来自控制器的读取命令由DDR PSRAM所接收，即在命令状态下，等待信号WAIT以及数据选通信号DQS被设定为高阻抗。此外，在DDR PSRAM接收了数据D0-D7之后，控制器会对芯片选择信号CS进行设定，以结束读取操作。然后，等待信号WAIT与数据选通信号DQS皆被设为高阻抗状态。
图5显示根据本发明一实施例所述的控制器50，适用于低接脚数DDRPSRAM (例如图I的DDR PSRAM 20)。控制器50包括处理器510、时钟模块530、地址/数据模块550、数据选通模块570以及等待模块590。处理器510会控制时钟模块530来提供差分时钟信号CLK 与CLKn至DDR PSRAM。时钟模块530包括时钟产生器532以及两输出缓冲器534与536， 其中时钟产生器532包括分频器538。时钟产生器532根据输入时钟CLKin而产生时钟信号CLKlX与CLK2X，其中时钟信号CLK2X的频率为时钟信号CLKlX的两倍。在一实施例中， 输入时钟CLKin由振荡器所提供。再者，分频器538会对时钟信号CLK2X进行分频而产生时钟信号CLK1X。差分时钟信号CLK与CLKn由时钟信号CLKlX所产生，并且具有相同于时钟信号CLKlX的频率。此外，差分时钟信号CLK与CLKn分别经由输出缓冲器536与534而提供至DDR PSRAM。处理器510会控制地址/数据模块550在命令阶段(command phase)来提供地址流(address stream)至DDR PSRAM、在写入数据阶段来提供数据流(data stream)至DDR PSRAM以及在读取数据阶段接收来自DDR PSRAM的数据流。地址/数据模块550包括输出控制单元552、输出缓冲器554、输入缓冲器556、单倍率处理单元558、双倍率处理单元560、选择器562、数据接收器564以及储存单元566。选择器562根据控制信号WDATA_ PHASE_EN而选择性地提供单倍率处理单元558以及双倍率处理单元560的任一者的输出至输出缓冲器554。在此实施例中，选择器562可为多路复用器(multipleXer，MUX)。在写入数据阶段，处理器510会控制数据选通模块570来提供数据选通信号至DDR PSRAM,以及在读取数据阶段，处理器510会控制数据选通模块570接收来自DDR PSRAM的数据选通信号。数据选通模块570包括输入缓冲器572、输出缓冲器574、数据选通门控单元576、数据选通产生单元578以及输出控制单元580。在读取数据阶段，控制器510会控制等待模块 590接收来自DDR PSRAM的等待信号。等待模块590包括输入缓冲器592、同步单元594以及读取控制单元596。地址/数据模块550、数据选通模块570以及等待模块590的详细操作将描述于后。
图6显示根据本发明一实施例所述的图5中控制器50的信号波形图，其中控制器 50对低接脚数的DDR PSRAM (例如图I的DDR PSRAM 20)执行具有四个突发的同步写入操作。同时参考图5与图6，在时间周期TPl期间，处理器510会提供具有逻辑位HIGH的致能信号CMD_EN至输出控制单元552，以便控制输出控制单元552来致能输出缓冲器554。同时，处理器510亦会提供具有地址信息ADDR的信号ADDRO至单倍率处理单元558。接着， 单倍率处理单元558根据时钟信号CLKlX而得到具有地址信息ADDR的单倍数据率数据， 并提供单倍数据率数据至选择器562。此外，处理器510提供具有逻辑位LOW的控制信号 WDATA_PHASE_EN至选择器562，以便控制选择器562来输出由单倍率处理单元558所提供的单倍数据率数据至输出缓冲器554。于是，在命令阶段，具有地址信息ADDR的地址/数据信号AD会被提供至DDR PSRAM。同时，具有写入命令WR_CMD的命令信号CMD会经由通用总线(例如图I的总线140)被传送至DDR PSRAM。接着，从时间周期TP2到时间周期TP5，处理器510会提供具有逻辑位HIGH的控制信号WDATA_PHASE_EN至输出控制单元552与580， 以便控制输出控制单元552与580来致能输出缓冲器554与574。根据固定的写入潜伏时间(例如N个周期)，在发送写入命令WR_CMD之后，处理器510会在时钟信号CLKlX的N个时钟周期之后提供具有逻辑位HIGH的控制信号WDATA_PHASE_EN，以便进入写入数据阶段。 此外，处理器510会提供控制信号WDATA_PHASE_EN至选择器562，以便提供双倍率处理单元 560的输出至输出缓冲器554。在时间周期TP3期间，处理器510会提供具有数据DO的信号WDATA0_L以及具有数据Dl的信号WDATA0_H至双倍率处理单元560，而在时间周期TP4 期间，处理器510会提供具有数据D2的信号WDATA0_L以及具有数据D3的信号WDATA0_H 至双倍率处理单元560。根据时钟信号CLK2X，双倍率处理单元560会经由选择器562而提供具有数据D0、D1、D2和D3的双倍数据率数据至输出缓冲器554。于是，在写入数据阶段， 具有数据D0、D1、D2和D3的地址/数据信号AD会被提供至DDR PSRAM。在此实施例中，双倍率处理单元560会根据时钟信号CLK2X而交替地提供信号WDATA0_L与WDATA0_H的数据来作为双倍数据率数据。因此，具有由数据D0-D3所组成的数据流的地址/数据信号AD会依序传送至DDR PSRAM。再者，在时间周期TP3与TP4期间，处理器510会提供具有逻辑位 HIGH的致能信号DQSEN至数据选通产生单元578，以便控制数据选通产生单元578经由输出缓冲器574来提供数据选通信号DQS至DDR PSRAM。于是，DDR PSRAM能根据数据选通信号DQS的上升边缘与下降边缘来接收地址/数据信号AD。然后，DDR PSRAM会根据地址信息ADDR将数据DO、Dl、D2与D3写入至其存储器单元内。
图7显示根据本发明一实施例所述的图5中控制器50的信号波形图，其中控制器 50对低接脚数的DDR PSRAM (例如图I的DDR PSRAM 20)执行具有四个突发的同步读取操作。同时参考图5与图7，在时间周期TP6期间，处理器510会提供具有逻辑位HIGH的致能信号CMD_EN至输出控制单元552，以便控制输出控制单元552来致能输出缓冲器554。同时，处理器510亦会提供具有地址信息ADDR的信号ADDRO至单倍率处理单元558。接着， 单倍率处理单元558根据时钟信号CLKlX而得到具有地址信息ADDR的单倍数据率数据， 并提供单倍数据率数据至选择器562。此外，处理器510提供具有逻辑位LOW的控制信号 WDATA_PHASE_EN至选择器562，以便控制选择器562来输出由单倍率处理单元558所提供的单倍数据率数据至输出缓冲器554。于是，在命令阶段，具有地址信息ADDR的地址/数据信号AD会被提供至DDR PSRAM。同时，具有读取命令RD_CMD的命令信号CMD会经由通用总线(例如图I的总线140)而传送至DDR PSRAM。如图3的操作方法所描述，在接受了来自控制器的命令信号CMD的读取指令RD_CMD之后，DDR PSRAM提供数据选通信号DQS以及等待信号WAIT至控制器，并在等待状态下解除数据选通信号DQS以及等待信号WAIT。在等待模块590中，输入缓冲器592传送来自DDR PSRAM的等待信号WAIT至同步单元594，以进行同步，而同步单元594会提供已同步的等待信号至读取控制单元596。再者，在发送读取命令 RD_CMD之后，处理器510会在时钟信号CLKlX的2个时钟周期之后，提供逻辑位HIGH的控制信号RDATA_PHASE_EN，以便进入读取数据阶段。此外，读取控制单元596会提供就绪信号RDATA_PTR_GEN至储存单元566。在读取数据阶段中，致能信号RDATA_PHASE_EN会致能数据选通门控单元576，用以对由DDR PSRAM所触变的数据选通信号DQS进行门控，以便得到门控信号DQS_CG并提供门控信号DQS_CG至读取接收器564。根据门控信号DQS_CG，读取接收器564接收来自DDR PSRAM的地址/数据信号AD，并将地址/数据信号AD的数据储存在储存单元566的先进先出(First In Dirst Out, FIFO)缓冲器，其中地址/数据信号AD包括由数据D0-D3所组成的数据流，以及数据D0-D3储存在对应于地址信息ADDR的 DDR PSRAM的存储器单元内。例如，门控信号DQS_CG的第一个上升边缘用来将数据DO闩锁至先进先出缓冲器FIF0R
、门控信号DQS_CG的第一个下降边缘用来将数据Dl闩锁至先进先出缓冲器FIF0F
、门控信号DQS_CG的第二个上升边缘用来将数据D2闩锁至先进先出缓冲器FIF0R[1]以与门控信号DQS_CG的第二个下降边缘用来将数据D3闩锁至先进先出缓冲器FIFOF[I]。在其他实施例中，储存单元566可包括寄存器或是其他储存单元，用以储存地址/数据信号AD的数据。此外，根据就绪信号RDATA_PTR_GEN，储存单元566会经由信号RDATA_IN_R与RDATA_IN_L来提供储存在先进先出缓冲器FIFOR[I: O]与FIFOF[I: O] 的数据至处理器510。于是，处理器510会得到对应于地址信息ADDR的数据DO、Dl、D2与 D3。在储存了数据DO、Dl、D2与D3之后，处理器510会解除致能信号RDATA_PHASE_EN，用以指示完成了读取数据阶段。
图8显示根据本发明一实施例所述的低接脚数DDR PSRAM 60。DDR PSRAM 60包括控制模块610、硬件设定单元620、时钟模块630、存储器640、配置寄存器650、地址解码器 660、地址/数据模块710、数据选通模块740与等待模块750。控制模块610包括控制单元 616、输入缓冲器612与614，其中输入缓冲器614用以接收来自控制器(例如图I的控制器10)的命令信号CMD以及输入缓冲器614用以接收来自控制器的芯片选择信号CS。硬件设定单元620提供两控制信号HWl与HW2至控制单元616或是配置寄存器650，其中控制信号 HWl与HW2根据DDR PSRAM 60的硬件配置所决定，而硬件配置藉由接脚设置(pin strap) 或是电子熔丝(EFUSE)而决定。在此实施例中，硬件设定单元620提供控制信号HWl至控制单元616，用以指示DDR PSRAM 60操作在单倍数据率(Single Data Rate，SDR)模式或是双倍数据率(Double Data Rate, DDR)模式，而硬件设定单元620提供控制信号HW2至控制单元616，用以指示是否会在等待状态期间来解除数据选通信号DQS，如图3与图4所描述。 时钟模块630包括时钟单元636、输入缓冲器632与634，其中输入缓冲器632用以接收来自控制器的时钟信号CLK而输入缓冲器634用以接收来自控制器的时钟信号CLKn。存储器 640包括用以储存数据的多个存储器单元。地址/数据模块710包括输出控制单元712、输出缓冲器714、输入缓冲器716、数据传送器720以及数据接收器730。控制单元616能控制输出控制单元712来致能输出缓冲器714，用以输出地址/数据信号AD。在地址/数据模块710中，数据传送器720会在读取数据阶段中提供数据流至控制器。数据传送器720包括选择器722、适用于单倍数据率数据的单倍数据率单元724以及适用于双倍数据率数据的双倍数据率单元726。根据由配置寄存器650所提供的控制信号DDR_PSRAM_EN，选择器 722经由输出缓冲器714而选择性地提供单倍数据率单元724以及双倍数据率单元726的输出至控制器，其中控制信号DDR_PSRAM_EN用来指示DDR PSRAM60是操作在单倍数据率模式或是双倍数据率模式。在此实施例中，控制信号DDR_PSRAM_EN根据经由命令信号CS来自控制器的命令或是硬件设定单元620的硬件配置所决定。在地址/数据模块710中，数据接收器730会在命令阶段中接收来自控制器的地址流，并在写入数据阶段中接收来自控制器的数据流。数据接收器730包括选择器732、适用于单倍数据率数据的单倍数据率单元734以及适用于双倍数据率数据的双倍数据率单元736。根据来自配置寄存器650的控制信号DDR_PSRAM_EN，选择器732会选择性地提供单倍数据率单元734与双倍数据率单元 736的输出至存储器640。在此实施例中，选择器722与732可为多路复用器(MUX)。控制单元616会控制数据选通模块740在读取数据阶段中提供数据选通信号DQS至控制器，并在写入数据阶段中接收来自控制器的数据选通信号DQS。数据选通模块740包括输入缓冲器742、输出缓冲器744、数据选通产生单元746以及输出控制单元748。控制单元616会控制输出控制单元748来致能输出缓冲器744，用以输出数据选通信号DQS。控制单元616 能控制数据选通产生单元746，来相应于地址/数据信号AD的双倍数据率数据而对数据选通信号DQS进行双态触变。此外，在写入数据阶段中，控制单元616会控制等待模块750来提供等待信号至控制器。等待模块750包括输出缓冲器752以及等待处理单元754。地址 /数据模块710、数据选通模块740以及等待模块750的详细操作将描述于后。
图9显示根据本发明一实施例所述的图8中DDR PSRAM 60的信号波形图，其中控制器(例如图I的控制器10)对低接脚数的DDR PSRAM 60执行具有四个突发的同步写入操作。同时参考图8与图9，首先，在时钟模块630，时钟单元636接收来自控制器的时钟信号 CLK与CLKn而产生时钟信号CLKin，其中时钟信号CLKin以及时钟信号CLK与CLKn具有相同的频率。在一实施例中，当DDR PSRAM 60操作在单倍数据率模式时，时钟单元636可只根据时钟信号CLK或是CLKn而产生时钟信号CLKin，例如时钟单元636可直接将时钟信号 CLK配置为时钟信号CLKin。接着，在时间点tl，控制器会解除芯片选择信号CS，以通知DDRPSRAM 60进行数据存取。接着，在时间周期TPl期间，控制单元616会接收来自控制器的具有写入命令WR_CMD的命令信号CMD。同时地，在命令阶段中，控制单元616会控制配置寄存器650、地址解码器660以及地址/数据模块710来接收由控制器所提供的具有地址信息 ADDR的地址/数据信号AD。在数据接收器730中，单倍数据率单元734接收地址/数据信号AD，以得到地址信息ADDR，并提供地址信息ADDR至配置寄存器650以及地址解码器660。 接着，地址解码器660会对地址信息ADDR进行译码，以得到存储器640中对应于地址信息 ADDR的一地址。配置寄存器650会根据地址信息ADDR来对存储器640进行配置。在此实施例中，DDR PSRAM 60会相应于时钟信号CLKin的上升边缘而对命令信号CMD以及地址/ 数据信号AD进行闩锁。根据固定的写入潜伏时间(例如N个周期)，在发送写入命令WR_CMD 之后，控制器会在时钟信号CLK的N个时钟周期之后进入写入数据阶段。接着，在写入数据阶段中，由控制器所写入的具有数据DO、Dl、D2与D3的地址/数据信号AD会由数据接收器730所接收。若控制信号DDR_PSRAM_EN指示DDRPSRAM 60是操作在单倍数据率模式下， 例如控制信号DDR_PSRAM_EN为低逻辑位，单倍数据率单元734会相应于时钟信号CLKin而接收地址/数据信号AD，以得到数据D0、D1、D2与D3。然后，控制信号DDR_PSRAM_EN会控制选择器732将数据DO、Dl、D2与D3从单倍数据率单元734传递至存储器640。于是，数据DO、Dl、D2与D3会储存在存储器640中对应于地址信息ADDR的地址。接着，在时间点 t2，控制器会设定芯片选择信号CS，以指示完成了同步写入操作。若控制信号DDR_PSRAM_ EN指示DDR PSRAM 60是操作在双倍数据率模式下，例如经由命令信号CMD而根据来自控制器的命令将控制信号DDR_PSRAM_EN设为高逻辑位，双倍数据率单元736会相应于数据选通信号DQS而接收地址/数据信号AD，以得到数据DO、Dl、D2与D3，其中来自控制器的数据选通信号DQS由输入缓冲器742所接收。换言之，数据选通模块740操作在输入模式。此外，当DDR PSRAM 60操作在双倍数据率模式时，双倍数据率单元736可根据数据选通信号 DQS的上升边缘以及下降边缘来接收地址/数据信号AD。接着，控制信号DDR_PSRAM_EN会控制选择器732将数据DO、Dl、D2与D3从双倍数据率单元736传递至存储器640。于是， 数据DO、Dl、D2与D3会储存在存储器640中对应于地址信息ADDR的地址。
图10显示根据本发明一实施例所述的图8中DDR PSRAM 60的信号波形图，其中控制器(例如图I的控制器10)对低接脚数的DDR PSRAM 60执行具有四个突发的同步读取操作。同时参考图8与图10，首先，在时钟模块630，时钟单元636接收来自控制器的时钟信号CLK与CLKn以产生时钟信号CLKin，其中时钟信号CLKin以及时钟信号CLK与CLKn具有相同的频率。接着，在时间点t3，控制器会解除芯片选择信号CS，以通知DDR PSRAM 60进行数据存取。接着，在时间周期TP2期间，控制单元616会接收来自控制器的具有读取命令 RD_CMD的命令信号CMD。同时地，在命令阶段中，控制单元616会控制配置寄存器650、地址解码器660以及地址/数据模块710来接收由控制器所提供的具有地址信息ADDR的地址/ 数据信号AD。在数据接收器730中，单倍数据率单元734接收地址/数据信号AD，以得到地址信息ADDR，并提供地址信息ADDR至配置寄存器650以及地址解码器660。接着，地址解码器660会对地址信息ADDR进行译码，以得到存储器640中对应于地址信息ADDR的一地址，而配置寄存器650会根据地址信息ADDR来对存储器640进行配置。在此实施例中， DDR PSRAM 60会相应于时钟信号CLKin的上升边缘而对命令信号CMD以及地址/数据信号 AD进行闩锁。此外，当来自命令信号CMD的读取命令RD_CMD由控制单元616所接受时，控制单元616会控制等待处理单元754在时间点t4来解除等待信号WAIT，以便通知控制器进入等待状态。在图10中，DDR PSRAM 60操作在等待状态的可变模式下。接着，控制单元 616会在时间点t5控制等待处理单元754来设定等待信号WAIT，用以通知控制器在读取数据阶段中接收储存在存储器640内对应于地址信息ADDR的地址的数据，即双倍数据率数据已准备好被传送至控制器。若控制信号DDR_PSRAM_EN指示DDR PSRAM 60是操作在单倍数据率模式下，例如控制信号DDR_PSRAM_EN为低逻辑位，数据传送器720的单倍数据率单元 724会得到储存在存储器640内的数据D0、D1、D2与D3，并相应于时钟信号CLKin而传送具有数据D0、D1、D2与D3的地址/数据信号AD至选择器722。然后，控制信号DDR_PSRAM_EN 会控制选择器722将数据DO、Dl、D2与D3从单倍数据率单元724传递至控制器。于是，控制器可根据时钟信号CLK与CLKn而接收储存在存储器640中对应于地址信息ADDR的地址的数据D0、D1、D2与D3。接着，在时间点t6，控制器会设定芯片选择信号CS，以指示完成了同步读取操作。
在图10中，若控制信号DDR_PSRAM_EN指示DDR PSRAM 60是操作在双倍数据率模式下，例如经由命令信号CMD而根据来自控制器的命令将控制信号DDR_PSRAM_EN设为高逻辑位，数据传输器720的双倍数据率单元726会得到储存在存储器640的数据DO、Dl、D2 与D3，并相应于时钟信号CLKin来传送具有数据DO、Dl、D2与D3的地址/数据信号AD至选择器722。然后，相应于由数据选通模块740所提供的数据选通信号DQS，控制信号DDR_ PSRAM_EN会控制选择器722将数据D0、D1、D2与D3从双倍数据率单元726传送至控制器。 在双倍数据率单元726中，时钟信号CLKin用来提供数据D0、D1、D2与D3以作为双倍数据率数据。举例来说，时钟信号CLKin能控制多路复用器来交替地提供储存在两缓冲器的数据来作为具有数据D0、D1、D2与D3的地址/数据信号AD，如图11所显示。再者，在一实施例中，根据相似于图5所描述的储存单元566的先进先出操作，双倍数据率单元726会得到数据D0、D1、D2与D3，并传送具有数据D0、D1、D2与D3的地址/数据信号AD至选择器722。 具体而言，根据数据选通信号DQS，双倍数据率单元726交替地提供来自存储器640的数据以作为双倍数据率数据。因此，当DDR PSRAM 60操作在双倍数据率模式时，控制器可根据数据选通信号DQS的上升边缘与下降边缘来接收地址/数据信号AD，以得到数据D0、D1、D2 与D3。再者，在等待状态期间，控制单元616能选择性地控制数据选通模块740来解除数据选通信号DQS。例如，若控制信号HW2指示数据选通信号DQS需要在等待状态期间被解除， 则DDR PSRAM 60可提供数据选通信号DQS以及等待信号WAIT至控制器，并在等待状态中， DDR PSRAM 60会在接受了来自控制器的命令信号CMD的读取命令RD_CMD之后，解除数据选通信号DQS以及等待信号WAIT，如箭头A所显示。否则，DDR PSRAM 60可只提供等待信号 WAIT至控制器，并在等待状态中，在接受了来自控制器的命令信号CMD的读取命令RD_CMD 之后，解除等待信号WAIT。在等待信号WAIT被设定之后，DDR PSRAM 60会提供数据选通信号DQS至控制器，如箭头B所显示。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种双倍数据率虚拟静态随机存取存储器，包括 数据接收器，用以根据时钟，经由通用总线而接收来自控制器的第一单倍数据率数据，并根据来自上述控制器的数据选通信号，经由上述通用总线而接收来自上述控制器的双倍数据率数据； 存储器；以及 地址译码器，用以对上述第一单倍数据率数据进行译码，以得到上述存储器的地址， 其中上述数据接收器将上述双倍数据率数据储存至上述存储器的上述地址内。
2.根据权利要求I所述之双倍数据率虚拟静态随机存取存储器，其中上述数据接收器在命令阶段中接收上述第一单倍数据率数据，以及在写入数据阶段中接收上述双倍数据率数据。
3.根据权利要求I所述之双倍数据率虚拟静态随机存取存储器，其中上述时钟以及上述数据选通信号是由上述控制器所提供，以及上述数据选通信号为上述时钟的两倍频率。
4.根据权利要求3所述之双倍数据率虚拟静态随机存取存储器，其中上述双倍数据率数据包括分为第一群组以及第二群组的多个数据单元，以及上述数据接收器是相应于上述数据选通信号的上升边缘而接收上述第一群组的数据单元，以及相应于上述数据选通信号的下降边缘而接收上述第二群组的数据单元。
5.根据权利要求I所述之双倍数据率虚拟静态随机存取存储器，其中上述数据接收器包括 单倍数据率单元，用以在命令阶段中，接收上述第一单倍数据率数据，并提供上述第一单倍数据率数据至上述地址解码器；以及 双倍数据率单元，用以在写入数据阶段中，接收上述双倍数据率数据，并将上述双倍数据率数据储存至上述存储器。
6.根据权利要求I所述之双倍数据率虚拟静态随机存取存储器，其中在写入数据阶段中，上述数据接收器根据控制信号，经由上述通用总线接收来自上述控制器的第二单倍数据率数据或是上述双倍数据率数据。
7.根据权利要求6所述之双倍数据率虚拟静态随机存取存储器，其中上述数据接收器包括 单倍数据率单元，用以当上述控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在单倍数据率模式时，于上述写入数据阶段中接收上述第二单倍数据率数据，并将上述第二单倍数据率数据储存至上述存储器的上述地址内；以及 双倍数据率单元，用以当上述控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在双倍数据率模式时，于上述写入数据阶段中接收上述双倍数据率数据，并将上述双倍数据率数据储存至上述存储器的上述地址内。
8.根据权利要求7所述之双倍数据率虚拟静态随机存取存储器，其中上述控制信号根据来自上述控制器的命令或是上述双倍数据率虚拟静态随机存取存储器的硬件配置所决定。
9.一种数据写入方法，适用于一双倍数据率虚拟静态随机存取存储器，包括 根据时钟，经由通用总线而得到来自控制器的第一单倍数据率数据； 解碼上述第一单倍数据率数据，以得到上述双倍数据率虚拟静态随机存取存储器内的存储器的地址； 根据来自上述控制器的数据选通信号，经由上述通用总线得到来自上述控制器的双倍数据率数据；以及 储存上述双倍数据率数据至上述存储器的上述地址内。
10.根据权利要求9所述之数据写入方法，其中上述第一单倍数据率数据是在命令阶段中所接收，以及上述双倍数据率数据是在写入数据阶段中所接收。
11.根据权利要求9所述之数据写入方法，其中上述双倍数据率数据包括分为第一群组以及第二群组的多个数据单元，以及上述根据来自上述控制器的上述数据选通信号，经由上述通用总线得到来自上述控制器的上述双倍数据率数据的步骤更包括 相应于上述数据选通信号的上升边缘，得到上述第一群组的数据单元；以及 相应于上述数据选通信号的下降边缘，得到上述第二群组的数据单元。
12.根据权利要求9所述之数据写入方法，更包括 当控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在单倍数据率时，于写入数据阶段中，经由上述通用总线而得到来自上述控制器的第二单倍数据率数据；以及储存上述第二单倍数据率数据至上述存储器的上述地址内， 其中当上述控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在双倍数据率时，上述双倍数据率数据是在上述写入数据阶段中所接收。
13.—种双倍数据率虚拟静态随机存取存储器，包括 数据接收器，用以根据时钟，经由通用总线而接收来自控制器的第一单倍数据率数据； 存储器； 地址解码器，用以解碼上述第一单倍数据率数据，以得到上述存储器的地址； 数据传送器，用以得到储存在上述存储器的上述地址的数据，并根据所得到的数据，经由上述通用总线而提供双倍数据率数据至上述控制器；以及 数据选通产生单元，用以提供数据选通信号至上述控制器，并相应于上述双倍数据率数据，对上述数据选通信号进行双态触变，以便致能上述控制器，用以根据上述数据选通信号来接收上述双倍数据率数据。
14.根据权利要求13所述之双倍数据率虚拟静态随机存取存储器，其中上述第一单倍数据率数据是在命令阶段中所接收，以及上述双倍数据率数据是在读取数据阶段中所传送。
15.根据权利要求13所述之双倍数据率虚拟静态随机存取存储器，其中上述双倍数据率数据包括分为第一群组以及第二群组的多个数据单元，以及上述数据传送器根据上述数据选通信号而交替地提供上述第一群组与上述第二群组的数据单元来作为上述双倍数据率数据，以便致能上述控制器，用以相应于上述数据选通信号的上升边缘来接收上述第一群组的数据单元，以及相应于上述数据选通信号的下降边缘来接收上述第二群组的数据单J Li o
16.根据权利要求13所述之双倍数据率虚拟静态随机存取存储器，其中在读取数据阶段中，上述数据传送器根据控制信号，经由上述通用总线而提供第二单倍数据率数据或是上述双倍数据率数据至上述控制器。
17.根据权利要求16所述之双倍数据率虚拟静态随机存取存储器，其中上述数据传送器包括 单倍数据率单元，用以当上述控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在单倍数据率模式时，于上述读取数据阶段中相应于上述时钟而提供上述第二单倍数据率数据至上述控制器；以及 双倍数据率单元，用以当上述控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在双倍数据率模式时，于上述读取数据阶段中相应于上述数据选通信号而提供上述双倍数据率数据至上述控制器， 其中上述控制器是根据上述时钟而接收上述第二单倍数据率数据。
18.根据权利要求17所述之双倍数据率虚拟静态随机存取存储器，其中上述控制信号是根据来自上述控制器的命令或是上述双倍数据率虚拟静态随机存取存储器的硬件配置所决定。
19.根据权利要求13所述之双倍数据率虚拟静态随机存取存储器，更包括 等待处理单元，用以提供等待信号至上述控制器，在来自上述控制器的读取命令被接受之后，解除上述等待信号，以及当上述双倍数据率数据准备好被传送至上述控制器时，设定上述等待信号， 其中上述等待信号被设为高阻抗，直到来自上述控制器的上述读取命令被接受。
20.根据权利要求19所述之双倍数据率虚拟静态随机存取存储器，其中上述数据选通信号被设为高阻抗，直到来自上述控制器的上述读取命令被接受，以及在来自上述控制器的上述读取命令被接受之后或是在上述等待信号根据控制信号被设定之后，上述数据选通产生单元提供上述数据选通信号至上述控制器。
21.根据权利要求20所述之双倍数据率虚拟静态随机存取存储器，其中上述控制信号是根据来自上述控制器的命令或是上述双倍数据率虚拟静态随机存取存储器的硬件配置所决定。
22.—种数据读取方法，适用于一双倍数据率虚拟静态随机存取存储器，包括 根据时钟，经由通用总线，得到来自控制器的第一单倍数据率数据； 解碼上述第一单倍数据率数据，以得到上述双倍数据率虚拟静态随机存取存储器内存储器的地址； 得到储存在上述存储器的上述地址的数据；以及 根据所得到的数据，相应于数据选通信号，经由上述通用总线而提供双倍数据率数据至上述控制器， 其中上述控制器根据上述数据选通信号而接收上述双倍数据率数据。
23.根据权利要求22所述之数据读取方法，其中上述第一单倍数据率数据是在命令阶段中所接收，以及上述双倍数据率数据是在读取数据阶段中所传送。
24.根据权利要求22所述之数据读取方法，其中上述双倍数据率数据包括分为第一群组以及第二群组的多个数据单元，以及上述根据所得到的数据来相应于上述数据选通信号而经由上述通用总线提供上述双倍数据率数据至上述控制器的步骤更包括 相应于上述数据选通信号的上升边缘，提供上述第一群组的数据单元来作为上述双倍数据率数据；以及相应于上述数据选通信号的下降边缘，提供上述第二群组的数据单元来作为上述双倍数据率数据。
25.根据权利要求22所述之数据读取方法，更包括 当控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在单倍数据率模式时，于读取数据阶段中，根据所得到的数据，经由上述通用总线而相应于上述时钟来提供第二单倍数据率数据至上述控制器；以及 当上述控制信号指示上述双倍数据率虚拟静态随机存取存储器操作在双倍数据率模式时，于上述读取数据阶段中，根据所得到的数据，相应于上述数据选通信号而提供上述双倍数据率数据至上述控制器， 其中上述控制器根据上述时钟而接收上述第二单倍数据率数据。
26.根据权利要求22所述之数据读取方法，更包括 提供等待信号至上述控制器； 在来自上述控制器的读取命令被接受之后，解除上述等待信号；以及 当上述双倍数据率数据准备好被传送至上述控制器时，设定上述等待信号， 其中上述等待信号被设为高阻抗，直到来自上述控制器的上述读取命令被接受。
27.根据权利要求26所述之数据读取方法，更包括 将上述数据选通信号设为高阻抗，直到来自上述控制器的上述读取命令被接受；以及在来自上述控制器的上述读取命令被接受之后或是在上述等待信号根据控制信号被设定之后，解除上述数据选通信号。
28.一种控制器，适用于一双倍数据率虚拟静态随机存取存储器，包括 单倍率处理单元，用以根据第一数据以及第一时钟而得到单倍数据率数据； 双倍率处理单元，用以根据第二数据以及第二时钟而得到双倍数据率数据，其中上述第二时钟是上述第一时钟的两倍频率；以及 选择器，用以根据控制信号，经由通用总线而选择性地提供上述单倍数据率数据以及上述双倍数据率数据的任一者至上述双倍数据率虚拟静态随机存取存储器。
29.根据权利要求28所述之控制器，其中在命令阶段，上述控制信号控制上述选择器来提供上述单倍数据率数据至上述双倍数据率虚拟静态随机存取存储器，以及在写入数据阶段，上述控制信号控制上述选择器来提供上述双倍数据率数据至上述双倍数据率虚拟静态随机存取存储器。
30.根据权利要求28所述之控制器，其中上述第一数据包括上述双倍数据率虚拟静态随机存取存储器的地址，以及上述第二数据包括欲写入至上述双倍数据率虚拟静态随机存取存储器的上述地址的数据。
31.根据权利要求28所述之控制器，更包括 分频器，用以对上述第二时钟进行分频以得到第三时钟，并提供上述第三时钟至上述双倍数据率虚拟静态随机存取存储器，其中上述第一时钟以及上述第三时钟具有相同的频率， 其中上述双倍数据率虚拟静态随机存取存储器根据上述第三时钟来接收上述单倍数据率数据。
32.根据权利要求28所述之控制器，更包括数据选通产生单元，当上述选择器提供上述双倍数据率数据至上述双倍数据率虚拟静态随机存取存储器时，用以根据上述第二时钟而提供数据选通信号至上述双倍数据率虚拟静态随机存取存储器， 其中上述双倍数据率虚拟静态随机存取存储器根据上述数据选通信号来接收上述双倍数据率数据。
33.根据权利要求第32项所述之控制器，其中上述第二数据包括多个数据单元且上述多个数据单元被分为第一群组以及第二群组，以及上述双倍率处理单元根据上述第二时钟而交替地提供上述第一群组与上述第二群组的数据单元来作为上述双倍数据率数据，以便致能上述双倍数据率虚拟静态随机存取存储器，用以相应于上述数据选通信号的上升边缘来接收上述第一群组的数据单元，以及相应于上述数据选通信号的下降边缘来接收上述第二群组的数据单元。
34.一种存取方法，适用于写入数据至一双倍数据率虚拟静态随机存取存储器，包括 根据第一数据以及第一时钟，得到单倍数据率数据； 根据第二数据以及第二时钟，得到双倍数据率数据，其中上述第二时钟是上述第一时钟的两倍频率；以及 经由通用总线，选择性地提供上述单倍数据率数据以及上述双倍数据率数据的任一者至上述双倍数据率虚拟静态随机存取存储器。
35.根据权利要求34所述之存取方法，其中经由上述通用总线而选择性地提供上述单倍数据率数据以及上述双倍数据率数据的任一者至上述双倍数据率虚拟静态随机存取存储器的步骤更包括 在命令阶段，提供上述单倍数据率数据至上述双倍数据率虚拟静态随机存取存储器；以及 在写入数据阶段，提供上述双倍数据率数据至上述双倍数据率虚拟静态随机存取存储器。
36.根据权利要求34所述之存取方法，其中上述第一数据包括上述双倍数据率虚拟静态随机存取存储器的地址，以及上述第二数据包括欲写入至上述双倍数据率虚拟静态随机存取存储器的上述地址的数据。
37.根据权利要求34所述之控制器存取方法，更包括 对上述第二时钟进行分频以得到第三时钟，并提供上述第三时钟至上述双倍数据率虚拟静态随机存取存储器，其中上述第一时钟以及上述第三时钟具有相同的频率， 其中上述双倍数据率虚拟静态随机存取存储器根据上述第三时钟来接收上述单倍数据率数据。
38.根据权利要求34所述之存取方法，更包括 当提供上述双倍数据率数据至上述双倍数据率虚拟静态随机存取存储器时，根据上述第二时钟而提供数据选通信号至上述双倍数据率虚拟静态随机存取存储器， 其中上述双倍数据率虚拟静态随机存取存储器根据上述数据选通信号来接收上述双倍数据率数据。
39.根据权利要求38所述之存取方法，其中上述第二数据包括多个数据单元且上述多个数据单元被分为第一群组以及第二群组，以及上述根据上述第二数据以及上述第二时钟而得到上述双倍数据率数据的步骤更包括 根据上述第二时钟，交替地提供上述第一群组与上述第二群组的数据单元来作为上述双倍数据率数据， 以便致能上述双倍数据率虚拟静态随机存取存储器，用以相应于上述数据选通信号的上升边缘来接收上述第一群组的数据单元，以及相应于上述数据选通信号的下降边缘来接收上述第二群组的数据单元。
40.一种控制器，适用于一双倍数据率虚拟静态随机存取存储器，包括 单倍率处理单元，用以根据第一数据而得到单倍数据率数据； 输出缓冲器，用以在命令阶段，经由通用总线提供上述单倍数据率数据至上述双倍数据率虚拟静态随机存取存储器； 数据选通门控单元，用以在读取数据阶段，对来自上述双倍数据率虚拟静态随机存取存储器的数据选通信号进行门控，以得到门控数据选通信号；以及 数据接收器，用以根据上述门控数据选通信号而经由上述通用总线，接收来自上述双倍数据率虚拟静态随机存取存储器的双倍数据率数据，以得到第二数据。
41.根据权利要求40所述之控制器，其中上述第一数据包括上述双倍数据率虚拟静态随机存取存储器的地址，以及上述第二数据包括储存在上述双倍数据率虚拟静态随机存取存储器的上述地址的数据。
42.根据权利要求40所述之控制器，更包括 时钟产生器，用以提供时钟信号至上述双倍数据率虚拟静态随机存取存储器，以便致能上述双倍数据率虚拟静态随机存取存储器来根据上述时钟信号接收上述单倍数据率数据。
43.根据权利要求40所述之控制器，其中上述第二数据包括多个数据单元且上述多个数据单元被分为第一群组以及第二群组，以及上述数据接收器相应于上述数据选通信号的上升边缘而提供上述第一群组的数据单元至第一先进先出缓冲器，以及相应于上述数据选通信号的下降边缘而提供上述第二群组的数据单元至第二先进先出缓冲器。
44.根据权利要求43所述之控制器，更包括 处理器，用以提供上述第一数据； 同步单元，用以对来自上述双倍数据率虚拟静态随机存取存储器的等待信号进行同步，其中上述等待信号在等待状态期间是解除的；以及 读取控制单元，用以根据已同步的上述等待信号而得到就绪信号， 其中上述第一先进先出缓冲器以及上述第二先进先出缓冲器根据上述就绪信号而输出上述第一群组与上述第二群组的数据单元至上述处理器。
45.一种存取方法，适用从一双倍数据率虚拟静态随机存取存储器读取数据，包括 根据第一数据，得到单倍数据率数据； 在命令阶段，经由通用总线提供上述单倍数据率数据至上述双倍数据率虚拟静态随机存取存储器； 在读取数据阶段，对来自上述双倍数据率虚拟静态随机存取存储器的数据选通信号进行门控，以得到门控数据选通信号；以及 根据上述门控数据选通信号，经由上述通用总线接收来自上述双倍数据率虚拟静态随机存取存储器的双倍数据率数据，以得到第二数据。
46.根据权利要求45所述之存取方法，其中上述第一数据包括上述双倍数据率虚拟静态随机存取存储器的地址，以及上述第二数据包括储存在上述双倍数据率虚拟静态随机存取存储器的上述地址的数据。
47.根据权利要求45所述之存取方法，更包括 提供时钟信号至上述双倍数据率虚拟静态随机存取存储器，以便致能上述双倍数据率虚拟静态随机存取存储器来根据上述时钟信号接收上述单倍数据率数据。
48.根据权利要求45所述之存取方法，其中上述第二数据包括多个数据单元且上述多个数据单元被分为第一群组以及第二群组，以及上述根据上述门控数据选通信号而经由上述通用总线接收来自上述双倍数据率虚拟静态随机存取存储器的上述双倍数据率数据以得到上述第二数据的步骤更包括 相应于上述数据选通信号的上升边缘，提供上述第一群组的数据单元至第一先进先出缓冲器；以及 相应于上述数据选通信号的下降边缘来提供上述第二群组的数据单元至第二先进先出缓冲器。
49.根据权利要求48所述之存取方法，更包括 对来自上述双倍数据率虚拟静态随机存取存储器的等待信号进行同步，其中上述等待信号在等待状态期间是解除的； 根据已同步的上述等待信号，得到就绪信号；以及 根据上述就绪信号，藉由上述第一先进先出缓冲器以及上述第二先进先出缓冲器来输出上述第一群组与上述第二群组的数据单元至上述处理器。
50.一种操作方法，由双倍数据率虚拟静态随机存取存储器所执行，包括 经由通用总线，接收来自控制器的单倍数据率数据； 提供数据选通信号至上述控制器，并在接受来自上述控制器的读取命令之后，解除上述数据选通信号； 相应于所接收的上述单倍数据率数据，经由上述通用总线，传送双倍数据率数据至上述控制器；以及 相应于所传送的上述双倍数据率数据，对上述数据选通信号进行双态触变， 其中上述单倍数据率数据包括上述双倍数据率虚拟静态随机存取存储器的地址，以及上述双倍数据率数据包括储存在上述双倍数据率虚拟静态随机存取存储器的上述地址的数据，以便致能上述控制器，用以根据上述数据选通信号来接收上述双倍数据率数据。
51.根据权利要求50所述之操作方法，更包括 提供等待信号至上述控制器，并在接受来自上述控制器的上述读取命令之后，解除上述等待信号；以及 当对应于上述读取命令的上述双倍数据率数据准备好被传送时，设定上述等待信号。
52.根据权利要求50所述之操作方法，其中上述等待信号以及上述数据选通信号被设为高阻抗，直到接收来自上述控制器的上述读取命令。
53.根据权利要求50所述之操作方法，更包括 接收来自上述控制器的命令信号；接收来自上述控制器的时钟信号；以及根据上述时钟信号，得到上述单倍数据率数据以及上 述命令信号的上述读取命令。
全文摘要
一种双倍数据率虚拟静态随机存取存储器。上述双倍数据率虚拟静态随机存取存储器包括数据接收器、存储器与地址解码器。上述数据接收器根据时钟，经由通用总线而接收来自控制器的第一单倍数据率数据，并根据来自上述控制器的数据选通信号，经由上述通用总线而接收来自上述控制器的双倍数据率数据。上述地址解码器对上述第一单倍数据率数据进行译码，以得到上述存储器的地址。上述数据接收器将上述双倍数据率数据储存至上述存储器的上述地址内。本发明的优点之一在于可使得传输数据的数据率加倍，并可使用差分时钟方式来符合增加的时序精准度要求。
文档编号G11C11/413GK102981776SQ201210328418
公开日2013年3月20日 申请日期2012年9月6日 优先权日2011年9月6日
发明者林志信, 陈宗煌, 王炳勋, 苏仁斌 申请人:联发科技股份有限公司