专利名称：移位寄存器及其工作方法、栅极驱动装置、显示装置的制作方法
技术领域：
本发明涉及显示技术领域，尤其涉及移位寄存器及其工作方法、栅极驱动装置、显示装置。
背景技术：
液晶显示产品广泛应用于生产生活的各个领域，在进行显示时，液晶显示器通过驱动电路来驱动液晶面板中的各个像素进行显示。液晶显示器的驱动电路主要包括栅极驱动电路和数据驱动电路。其中，数据驱动电路用于将输入的数据及时钟信号定时顺序锁存并将锁存的数据转换成模拟信号后输入到液晶面板的数据线。栅极驱动电路用于将时钟信号经过移位寄存器(Shift Register, SR)转换成开启/断开电压，分别输出到液晶面板的各条栅线上。其中，同一时刻仅有一个移位寄存器输出为开启电压，即仅有一行像素对应的栅线上的电压为开启电压，其余各行像素对应的栅线上的电压均为断开电压，从而使该时刻的数据信号由所述数据驱动电路仅输入至该行像素。下一时刻，下一级移位寄存器输出扫描信号以使下一行像素所对应的栅线上的电压为开启电压，其余各行像素对应的栅线上的电压均为断开电压。以此类推，从而完成对液晶面板中像素的逐行扫描。上述开启电压在各行之间轮转，也称为扫描信号。扫描信号在液晶面板的各行之间扫描，其扫描方向既可以从上到下、也可以从下到上，从而使显示的图像相对于显示器具有不同的朝向。上述结构中，移位寄存器将时钟信号转化为扫描信号的主要方法是响应于上一级移位寄存器的扫描信号的输出，将本级移位寄存器的时钟信号作为扫描信号输出，同时本级扫描信号一方面回传给上一级移位寄存器以使上一级移位寄存器复位，另一方面输入至下一级移位寄存器作为下一级的第一输入信号。以此类推，各级移位寄存器依次输出扫描信号。然而，众所周知，时钟信号是在第一电平和第二电平之间周期性循环的方波，在扫描信号从第一行像素循环到最后一行像素的一个扫描周期中包括多个时钟周期，而对于某一移位寄存器来讲，只有其中的半个时钟周期的时间用于输出扫描信号，而在不需要输出扫描信号的其他时钟周期中，该移位寄存器的输出端往往也会受到时钟信号的影响而输出变化的电平，使栅线上产生较大的电路噪声，从而造成像素中的薄膜晶体管的不恰当开启，使电路功能紊乱。
发明内容
本发明的主要目的在于，提供一种移位寄存器及其工作方法、栅极驱动装置、显示装置，能够有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作。为达到上述目的，本发明采用如下技术方案—方面，本发明还提供一种所述移位寄存器，包括第一输入单元、时钟控制单元、第二输入单元、反向单元、下拉单元以及第一电平选择单元、第二电平选择单元、第三电平选择单元；所述第一输入单元，分别连接第一输入信号、所述第一电平选择单元、所述第二输入单元，其中所述第一输入单元与所述第二输入单元相连的节点为上拉节点，所述第一输入单元用于控制所述上拉节点的电位；所述时钟控制单元，其第一端连接所述上拉节点、第二端连接时钟信号、第三端连接所述下拉单元，其中，所述时钟控制单元的第三端为所述移位寄存器的输出端，所述时钟控制单元用于控制所述时钟信号是否传输到所述移位寄存器的输出端；所述第二输入单元，分别连接第二输入信号、所述第二电平选择单元、所述上拉节点，所述第二输入单元用于控制所述上拉节点的电位；所述反向单元，分别连接所述第三电平选择单元、低电平信号端、所述上拉节点、所述下拉单元，其中所述反向单元与所述下拉单元相连的节点为下拉节点，所述反向单元用于使所述上拉节点的电压和所述下拉节点的电压高低相反；所述下拉单元，分别连接所述上拉节点、所述下拉节点、所述低电平信号端、所述第一输入信号、所述第二输入信号、所述移位寄存器的输出端，用于拉低所述移位寄存器的输出端的电压；所述第一电平选择单元，连接于所述第一输入单元，用于选择将低电平信号端或高电平信号端连接于所述第一输入单元；所述第二电平选择单元，连接于所述第二输入单元，用于选择将低电平信号端或高电平信号端连接于所述第二输入单元；所述第一电平选择单元和所述第二电平选择单元分别使接入所述第一输入单元的电平与接入所述第二输入单元的电平高低相反；所述第三电平选择单元，连接于所述反向单元，用于选择将低电平信号端或高电平信号端连接于所述反向单元。另一方面，本发明还提供一种所述移位寄存器的工作方法，包括当所述移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端；当所述移位寄存器的输出端无需输出栅极驱动信号时，将所述时钟信号与所述输出端相隔离并使所述输出端放电。另一方面，本发明的实施例还提供一种栅极驱动装置，包括相互串联的多个本发明的实施例提供的移位寄存器。另一方面，本发明的实施例还提供一种显示装置，包括本发明的实施例提供的栅极驱动装置。本发明提供的移位寄存器及其工作方法、栅极驱动装置、显示装置，能够在实现双向移位的同时，在移位寄存器的输出端需要输出栅极驱动信号时，通过时钟控制单元将时钟信号传递至所述输出端，在移位寄存器的输出端无需输出栅极驱动信号时，通过时钟控制单元使所述时钟信号与所述输出端相隔离，并通过下拉单元使所述输出端放电。这样，只要没有轮到该移位寄存器的输出端输出栅极驱动信号，该输出端就始终处于放电状态并保持低电位，从而有效消除了时钟信号产生的电压耦合噪声、使移位寄存器能够更加稳定的工作，有效延长了移位寄存器的使用寿命。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例提供的移位寄存器的一种电路不意图；图2为本发明实施例提供的移位寄存器的一种具体电路图；图3为本发明实施例提供的移位寄存器的正向移位串联电路不意图；图4为图3中的一个移位寄存器的信号时序图；图5为本发明实施例提供的移位寄存器的反向移位的信号时序图；图6为本发明实施例提供的移位寄存器的一种局部电路示意图；图7为本发明实施例提供的移位寄存器的另一种具体电路图；图8为本发明实施例提供的移位寄存器的工作方法的一种流程图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。如图1所示，本发明的实施例提供一种移位寄存器，包括第一输入单元1、时钟控制单元2、第二输入单元3、反向单元4、下拉单元5以及第一电平选择单元ChU第二电平选择单元Ch2、第三电平选择单元Ch3。所述第一输入单元1，分别连接第一输入信号Gn-1、所述第一电平选择单元Ch1、所述第二输入单元3，其中所述第一输入单元I与所述第二输入单元3相连的节点为上拉节点PU，所述第一输入单元I用于控制所述上拉节点的电位；所述时钟控制单元2，其第一端连接所述上拉节点PU、第二端连接时钟信号CLK、第三端连接所述下拉单元5，其中，所述时钟控制单元2的第三端为所述移位寄存器的输出端Gn，所述时钟控制单元2用于控制所述时钟信号CLK是否传输到所述移位寄存器的输出
立而Gn ；所述第二输入单元3，分别连接第二输入信号Gn+Ι、第二电平选择单元Ch2、所述上拉节点PU，可以用于控制所述上拉节点PU的电位。所述反向单元4，分别连接所述第三电平选择单元Ch3、低电平信号端Vss、所述上拉节点PU以及所述下拉单元5，其中所述反向单元4与所述下拉单元5相连的节点为下拉节点PD，所述反向单元4能够用于使所述上拉节点PU的电压和所述下拉节点F1D的电压高低相反。所述下拉单元5，分别连接所述上拉节点PU、所述下拉节点H)、所述低电平信号端Vss、所述第一输入信号Gn-Ι、所述第二输入信号Gn+Ι以及所述移位寄存器的输出端Gn,用于拉低所述移位寄存器的输出端Gn的电压。所述第一电平选择单元Chl，连接于所述第一输入单元I，用于选择将低电平信号端Vss或高电平信号端Vdd连接于所述第一输入单元I ;所述第二电平选择单元Ch2，连接于所述第二输入单元3，用于选择将低电平信号端Vss或高电平信号端Vdd连接于所述第二输入单元3 ;所述第一电平选择单元Chl和所述第二电平选择单元Ch2分别使接入所述第一输入单元I的电平与接入所述第二输入单元3的电平高低相反；所述第三电平选择单元Ch3，连接于所述反向单元4，用于选择将低电平信号端Vss或高电平信号端Vdd连接于所述反向单元4。 本发明提供的移位寄存器，能够在实现双向移位的同时，在移位寄存器的输出端Gn需要输出栅极驱动信号时，通过时钟控制单元2将时钟信号CLK传递至所述输出端Gn，在移位寄存器的输出端Gn无需输出栅极驱动信号时，通过时钟控制单元2使所述时钟信号CLK与所述输出端Gn相隔离，并通过下拉单元5使所述输出端Gn放电。这样，只要没有轮到该移位寄存器的输出端Gn输出栅极驱动信号，该输出端Gn就始终处于放电状态并保持低电位，从而有效消除了时钟信号CLK产生的电压耦合噪声、使移位寄存器能够更加稳定的工作，有效延长了移位寄存器的使用寿命。需要说明的是，本发明的实施例中，接入第一输入单元1、第二接入单元3和反向单元4的驱动电平都可以分别通过电平选择单元Chl、Ch2、Ch3进行选择。这三种电平选择单元可以是为其他电路选择提供不同的电平的任何电路，例如多路开关等。其中，电平选择单元Chl、Ch2的选择直接决定该移位寄存器的移位方向是正向移位还是反向移位。如果是正向移位，贝1J上一级的移位寄存器输出的栅极驱动信号从第一输入单兀I输入，下一级的移位寄存器输出的栅极驱动信号从第二输入单元3输入，如果是反向移位则上一级的移位寄存器输出的栅极驱动信号从第二输入单元3输入，下一级的移位寄存器输出的栅极驱动信号从第一输入单兀I输入。其中，由于上一级移位寄存器输出的栅极驱动信号用于触发本级移位寄存器输出栅极驱动信号，因此也可以被称为移位触发信号。而下一级移位寄存器输出的栅极驱动信号用于使本级移位寄存器停止输出栅极驱动信号，因此也可以称为复位信号。具体的，上述第一输入单元1，时钟控制单元2，第二输入单元3，反向单元4和下拉单元5可以为多种电路结构。例如，图2为本发明实施例提供的一种移位寄存器的具体电路图。需要说明的是，在图2及以后的附图中，FW和BW分别表示第一电平选择单元ChU第二电平选择单元Ch2、第三电平选择单元Ch3可以选择的电平，在不同的实施例中，FW和BW可以分别等同于高电平或低电平。如图2所不,在本发明的一个实施例中，所述第一输入单兀1，可以为第一薄膜晶体管Tl，其栅极连接第一输入信号Gn-1，漏极连接第一电平选择单元Chl，源极连接上拉节点PU。所述第二输入单元3包括第二薄膜晶体管T2，其中，所述第二薄膜晶体管T2的栅极连接所述第二输入信号Gn+Ι，漏极连接所述上拉节点PU，源极连接所述第二电平选择单元Ch2。本实施例中，如果移位寄存器采用正向移位，则上一级的移位寄存器输出的栅极驱动信号作为第一输入信号Gn-1从第一薄膜晶体管Tl输入，用于触发本级移位寄存器输出栅极驱动信号；下一级的移位寄存器输出的栅极驱动信号作为第二输入信号Gn+Ι从第二薄膜晶体管T2输入，如果是反向移位则上一级的移位寄存器输出的栅极驱动信号作为第二输入信号Gn+Ι从第二薄膜晶体管T2输入,下一级的移位寄存器输出的栅极驱动信号作为第一输入信号Gn-1从第一薄膜晶体管Tl输入，用于使本级移位寄存器停止输出栅极驱动信号。所述时钟控制单元2可以为第三薄膜晶体管T3，其栅极连接所述上拉节点PU，源极连接时钟信号CLK，漏极为移位寄存器的输出端Gn，具体用于当所述上拉节点PU的电压为第一电平时，将所述时钟信号传递至所述输出端Gn，当所述上拉节点的电压为第二电平时，使所述时钟信号CLK与所述输出端Gn隔离。其中，所述第一电平与所述第二电平不同，例如高低相反，即如第一电平可以为高电平，第二电平可以为低电平，反之亦然。为方便说明，除非特别声明，下文中第一电平均指高电平，第二电平均指低电平。具体的，所述反向单元4的电路结构可以多种多样。例如，如图2所示，所述反向单元4可以包括第七薄膜晶体管T7和第八薄膜晶体管T8，其中，所述第七薄膜晶体管T7的栅极和漏极连接在一起、连接所述第三电平选择单元Ch3，源极连接所述下拉节点H);所述第八薄膜晶体管T8的栅极连接所述上拉节点PU，漏极连接所述下拉节点ro，源极连接所述低电平信号端Vss。本实施例中第三电平选择单元Ch3使高电平信号端Vdd接入该反向单元4。这样，当所述上拉节点PU为第一电平时，第八薄膜晶体管T8接通，其导通电阻相应的减小，因此在与第七薄膜晶体管T7分压时，第八薄膜晶体管T8两端的电压降变小，从而使下拉节点ro的电压降低。而下拉节点ro的电压降低又会促使下拉单元5将上拉节点I3U与低电平信号端Vss相隔离，从而保证上拉节点不放电，使其电压保持在第一电平。相反，当所述上拉节点PU为第二电平时，第八薄膜晶体管T8不导通，其电阻较大，因此在与第七薄膜晶体管T7分压时，第八薄膜晶体管T8两端的电压降变大，从而使下拉节点ro的电压升高。而下拉节点ro的电压升高又会促使下拉单元5拉低上拉节点的电压和所述输出端Gn的电压。具体的，下拉单元5可以用于根据所述下拉节点ro的电压拉低所述上拉节点的电压和所述输出端Gn的电压,和根据所述第一输入信号Gn-1或所述第二输入信号Gn+1拉低所述输出端Gn的电压。例如，如图2所示，所述下拉单元5可包括第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第九薄膜晶体管T9，其中，所述第四薄膜晶体管T4，其栅极连接所述第二输入信号Gn+Ι，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss，所述第五薄膜晶体管T5，其栅极连接所述第一输入信号Gn-Ι，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss ;所述第六薄膜晶体管T6，其栅极连接所述下拉节点H)，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss ;所述第九薄膜晶体管T9，其栅极连接所述下拉节点H)，漏极连接所述上拉节点PU，源极连接所述低电平信号端Vss。当所述第一输入信号Gn-1为第一电平时，所述第五薄膜晶体管T5接通，以拉低所述输出端Gn的电压，当所述第一输入信号Gn-1为第二电平时，所述第五薄膜晶体管T5断开，以使所述输出端Gn与所述低电平信号端Vss相隔离。当所述第二输入信号Gn+Ι为第一电平时，所述第四薄膜晶体管T4接通，以拉低所述输出端Gn的电压，当所述第二输入信号Gn+Ι为第二电平时，所述第四薄膜晶体管T4断开，以使所述输出端Gn与所述低电平信号端Vss相隔离。所述第六薄膜晶体管T6，其栅极连接所述下拉节点PD，漏极连接所述输出端Gn，源极连接所述低电平信号端vss。当所述下拉节点ro的电压为第一电平时，第六薄膜晶体管T6接通以拉低所述输出端Gn的电压，当所述下拉节点H)的电压为第二电平时，第六薄膜晶体管T6断开以使所述输出端Gn与所述低电平信号端Vss相隔离。所述第九薄膜晶体管T9，其栅极连接所述下拉节点PD，漏极连接所述上拉节点PU，源极连接所述低电平信号端Vss，当所述下拉节点ro的电压为第一电平时，所述第九薄膜晶体管T9接通以拉低所述上拉节点ro的电压，当所述下拉节点ro的电压为第二电平时，所述第九薄膜晶体管T9断开以使所述输出端Gn与所述低电平信号端Vss相隔离。需要说明的是，前述实施例中涉及的薄膜晶体管是在标准工艺流程下制作的，其源极和漏极的结构相同，因此可以互换使用。即，在本发明的实施例中，所述薄膜晶体管的源极也可以替换为漏极，所述薄膜晶体管的漏极也可以替换为源极。当然在本发明的其它实施例中，第一输入单元1、第二输入单元3和时钟控制单元
2、反向单元4、下拉单元5也可以采用其它电路结构，只要能分别实现各自的功能即可，本发明对此不做限制。在显示器的驱动电路中，通常多个移位寄存器是串联在一起工作，以驱动显示器的各行像素的。图3示出了一种采用正向移位的多个移位寄存器串联图。如图3所示，上一级移位寄存器的输出端Gn-1的输出信号即作为本级移位寄存器的第一输入信号Gn-1输入本级移位寄存器的第一输入单兀I，下一级移位寄存器的输出端Gn+Ι的输出信号作为本级移位寄存器的第二输入信号Gn+Ι输入本级移位寄存器的第二输入单兀3。为了使两个相邻的移位寄存器能够在时钟信号的作用下相继连续输出栅极驱动信号，需要在前一个移位寄存器由时钟信号的高电平的驱动后，下一个移位寄存器仍然由时钟信号的高电平驱动，而这对于一个在高电平和低电平之间周期性循环的时钟信号来讲是不容易做到的，因此可以分别采用两个相位相差180度的时钟信号CLKl和CLK2提供给相邻的移位寄存器。当移位寄存器正常工作时，其各个输入信号，如第一输入信号Gn-Ι,第二输入信号Gn+Ι和时钟信号CLK1、CLK2是遵循一定的时序规律的。图4不出了上述各输入信号的时序关系。下面结合图1至图4，对本发明实施例提供的移位寄存器的工作过程进行详细阐述。如图4所示，在tl阶段第一输入信号Gn-1为高电平，说明上一级移位寄存器的输出端输出高电平。而根据栅极扫描信号的逐行扫描特性，同一时刻只能有一级移位寄存器输出高电平，因此除了所述上一级移位寄存器输出高电平外，其余各移位寄存器都不可能输出高电平。考虑到第二输入信号Gn+Ι同时也是下一级移位寄存器的输出信号,此时第二输入信号Gn+Ι必然不会处于高电平状态。而由于移位寄存器的输出端输出的信号是由时钟信号形成的，因此，上一级移位寄存器的输出端输出高电平同时也说明驱动该上一级移位寄存器的时钟信号CLKl在tl阶段应该为高电平，而驱动该本级移位寄存器的时钟信号CLK2在tl阶段应该为低电平。tl阶段中，对于本级移位寄存器来讲,第一输入信号Gn-1为高电平，第二输入信号Gn+Ι为低电平，驱动本级移位寄存器的时钟信号CLK2为低电平。电路各部分动作如下第一输入信号Gn-1为高电平，使得Tl和下拉单元5中的T5接通。其中，第一薄膜晶体管Tl的接通使得Vdd的高电位输入给上拉节点PU，进而使上拉节点I3U在tl期间维持高电平，同时上拉节点PU的高电平会使反向单元4中的T8管接通，通过第七薄膜晶体管T7和第八薄膜晶体管T8尺寸的设计，使得这个时刻下拉节点ro的电位为低电位，从而使第九薄膜晶体管T9和第六薄膜晶体管T6断开，S卩，使本级移位寄存器的输出端Gn、上拉节点PU分别与低电平信号端Vss相隔离，从而使上拉节点PU的电压得以维持在较高电位。同时，第五薄膜晶体管T5的接通使得输出端Gn放电从而维持在低电位Vss，因而有效消除了时钟信号CLK2产生的电压耦合噪声、使移位寄存器能够更加稳定的工作。在t2阶段继上一级移位寄存器在tl阶段输出栅极驱动信号后，本级移位寄存器在t2阶段应输出栅极驱动信号。因此，相应的，在此阶段，对于本级移位寄存器来讲，第一输入信号Gn-1为低电平，第二输入信号Gn+Ι为低电平,驱动本级移位寄存器的时钟信号CLK2为高电平，Gn为高电平。—方面，第一输入信号Gn-1为 低电平使T1、T5断开,与此同时，由于下拉单兀5中的T9仍处于断开状态，上拉节点继续保持高电位，在反向单元4的作用下，下拉节点ro继续保持低电位，从而使T9和T6的断开状态得以维持，进而使移位寄存器的输出端Gn与低电平信号端Vss隔离。T5的断开使移位寄存器的输出端Gn与低电平信号端Vss隔离。至此，移位寄存器的输出端Gn与低电平信号端Vss的所有通路都已经断开，从而为在输出端Gn输出栅极驱动信号做好准备。另一方面，时钟信号CLK2为高电位，通过T3的栅极和源极之间的寄生电容的自举效应(bootstrapping),此阶段中上拉节点PU的电位比其在tl期间更高,从而使得T3管打开，时钟信号CLK2传递至输出端Gn，成为本级输出的栅极驱动信号。可选的，为了加强这种自举效应，在本发明的一个实施例中，移位寄存器还包括自举电容，所述自举电容一端连接所述上拉节点，另一端连接所述时钟信号。t3阶段继本级移位寄存器在t2阶段输出栅极驱动信号后，下一级移位寄存器在t3阶段输出栅极驱动信号，该栅极驱动信号同时还作为本级移位寄存器的第二输入信号Gn+Ι反馈回本级移位寄存器。因此，相应的，在此阶段，Gn-1为低电平，Gn+Ι为闻电平，驱动下一级移位寄存器的时钟信号CLKl为高电平，Gn+Ι为高电平。第一输入信号Gn-1为低电平,第二输入信号Gn+Ι为高电平,时钟信号输入端CLK2为低电平，输出端Gn也转为低电平。Gn+Ι端的高电位使得第二输入单元3中的T2和T4打开，对上拉节点PU和输出端Gn进行放电，因此，上拉节点I3U和输出端Gn都降至低电位。由于PU点电位降至低电位，反向单元4中的T8管断开，T8管的电阻变大，T7与T8分压的结果使得下拉节点H)变为高电位，从而使得下拉单元5中的T9和T6接通，分别对上拉节点PU和输出端Gn进一步放电并保持在低电位。t4阶段进行栅极驱动信号输出的，既不是本级移位寄存器，也不是本级的上一级或下一级移位寄存器，因此，此阶段中，Gn-1为低电平，Gn+Ι为低电平。与此同时驱动本级移位寄存器的时钟信号CLK2为高电平。此时，由于在t3阶段中上拉节点已经变为低电位，因此T3断开，CLK2端的高电位信号不会传输到输出端Gn ;由于下拉节点H)仍然保持着在t3阶段中的高电位，因此，下拉单元5中的T6和T9仍然保持接通状态，使得由CLK2产生的耦合噪声电压得以消除，从而使上拉节点I3U和输出端Gn都保持t3阶段的低电位信号。t5阶段进行栅极驱动信号输出的，既不是本级移位寄存器，也不是本级的上一级或下一级移位寄存器，因此，此阶段中，Gn-1为低电平，Gn+Ι为低电平。与此同时，驱动本级移位寄存器的时钟信号CLK2为低电平。此阶段中，除了时钟信号CLK2为低电平不同于t4阶段外，其余各信号均与t4阶段相同。由于上拉节点PU为低电位，T3断开，CLK2端的低电位信号不会传输到输出端Gn。由于下拉节点H)仍然保持着高电位，下拉单元5中的T6和T9仍然保持接通状态，使得由CLK2产生的耦合噪声电压得以消除，从而使上拉节点PU和输出端Gn都保持t3阶段的低电位信号稳定输出。以后的时钟周期中，移位寄存器的工作状态与t4或t5阶段相似，分别由这两阶段交替，直到下一个扫描周期中的第一输入信号Gn-1将本级移位寄存器带回tl阶段。本实施例中，如果采用反向移位，则也只是Tl、T2的输入信号互换，接入Tl和T2的低电平信号端和高电平信号端调换，并不影响其它电路单元的工作，各信号的时序关系可以参见图5，此处不再赘述。上述实施例中，无论移位寄存器是正向移位还是反向移位，电路中的各个晶体管都始终处于工作状态。为了减少晶体管的损耗，延长移位寄存器的使用寿命，优选的，本发明的实施例提供的移位寄存器中还可以设计一些冗余的电路结构，使正向移位和反向移位分别由不同的晶体管执行，两组晶体管交替工作。如图所示6所示，在本发明的一个实施例中，所述反向单元4包括第一反向模块41和第二反向模块42,所述第一反向模块41和第二反向模块42分别与上拉节点F1U相连。所述第一反向模块41与所述下拉单元5相连的节点为第一下拉节点roi，所述第二反向模块42与所述下拉单元5相连的节点为第二下拉节点TO2，所述第一反向模块41分别连接所述第三电平选择单元Ch3、所述第一下拉节点HH、所述低电平信号端Vss，所述第二反向模块42分别连接所述第三电平选择单元Ch3、所述第二下拉节点TO2、所述低电平信号端Vss，所述第三电平选择单元Ch3使接入所述第一反向模块41的电平与接入所述第一输入单元I的电平相同，使接入所述第二反向模块42的电平与接入所述第二输入单元3的电平相同。这样，所述第一反向模块41的电平与接入所述第一输入单元I的电平相同，均为FW，所述第二反向模块42的电平与接入所述第二输入单元2的电平相同，均为BW，而FW与BW的电压高低相反。这样，当所述移位寄存单元以正向移位的方式工作时，FW为高电平，BW为低电平，第一反向模块41 一端接FW信号，一端接低电平信号端Vss,因此可以正常工作,第二反向模块42 —端接BW信号，一端接低电平信号端Vss，两者都为低电平，因此不工作。当所述移位寄存单元以反向移位的方式工作时，Fff为低电平，Bff为高电平，第一反向模块41 一端接FW信号，一端接低电平信号端Vss，此时两者都为低电平，因此第一反向模块41不工作，第二反向模块42 —端接BW信号，一端接低电平信号端Vss,因此第二反向模块42可以正常工作。具体的，如图7所示，所述第一反向模块41可以包括第七薄膜晶体管T7和第八薄膜晶体管T8，其中，所述第七薄膜晶体管T7的栅极和漏极连接在一起、连接所述第三电平选择单元Ch2，源极连接所述第一下拉节点PDl ;所述第八薄膜晶体管T8的栅极连接所述上拉节点PU，漏极连接所述第二下拉节点TO2，源极连接所述低电平信号端Vss ;所述第二反向模块42可以包括第十一薄膜晶体管Tll和第十二薄膜晶体管T12，其中，所述第十一薄膜晶体管Tll的栅极和漏极连接在一起、连接所述第三电平选择单元Ch2，源极连接所述第二下拉节点TO2 ;所述第十二薄膜晶体管T12的栅极连接所述上拉节点漏极连接所述下拉节点ro2，源极连接所述低电平信号端Vss。当移位寄存器采用正向移位工作方式时，薄膜晶体管T7和T8工作，薄膜晶体管Tll和T12暂停工作，当移位寄存器采用反向移位工作方式时，薄膜晶体管T7和T8暂停工作，薄膜晶体管Tll和T12工作。这样，通过对称的设计，使正向移位和反向移位分别由不同的晶体管执行，两组晶体管交替工作，从而能够减小每组晶体管的损耗，有效延长电路的寿命。同样的，在本实施例中，下拉单元5的具体电路中也可以进行类似的冗余设计。所述下拉单元5可以包括第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第九薄膜晶体管T9、第十薄膜晶体管T10、第十三薄膜晶体管T13，其中，所述第四薄膜晶体管T4，其栅极连接所述第二输入信号Gn+Ι，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss，所述第五薄膜晶体管T5，其栅极连接所述第一输入信号Gn-Ι，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss ;所述第六薄膜晶体管T6，其栅极连接所述第一下拉节点HH，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss ;所述第九薄膜晶体管T9，其栅极连接所述第一下拉节点roi，漏极连接所述上拉节点PU，源极连接所述低电平信号端Vss ;所述第十薄膜晶体管T10，其栅极连接第二下拉节点TO2，漏极连接所述输出端Gn，源极连接所述低电平信号端Vss ;所述第十三薄膜晶体管T13，其栅极连接所述第二下拉节点TO2，漏极连接所述上拉节点PU，源极连接所述低电平信号端Vss。当移位寄存器采用正向移位工作方式时，薄膜晶体管T4、T5、T6、T9工作，薄膜晶体管TlO和T13暂停工作，当移位寄存器采用反向移位工作方式时，薄膜晶体管T6和T9暂停工作，薄膜晶体管T4、T5、T10、T13工作。这样，使正向移位和反向移位分别由不同的晶体管执行，从而能够减小每组晶体管的损耗，有效延长电路的寿命。相应的，本发明的实施例还提供了一种上述移位寄存器的工作方法，如图8所示，包括如下步骤S11，当所述移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端；S12，当所述移位寄存器的输出端无需输出栅极驱动信号时，将所述时钟信号与所述输出端相隔离并使所述输出端放电。本发明提供的移位寄存器的工作方法，能够在实现双向移位的同时，在该移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述输出端，在该移位寄存器的输出端无需输出栅极驱动信号时，使所述时钟信号与所述输出端相隔离并使所述输出端放电。这样，只要没有轮到该移位寄存器的输出端输出栅极驱动信号，该输出端就始终处于放电状态，始终保持低电位，从而有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作，有效延长了移位寄存器的使用寿命。步骤Sll具体可以为，在上一级移位寄存器输出的栅极驱动信号输入所述第一输入单元后，在下一级移位寄存器输出的栅极驱动信号输入所述第二输入单元前，所述下拉单元使所述移位寄存器的输出端与所述低电平信号端断开，所述时钟控制单元控制所述时钟信号传输到所述移位寄存器的输出端；其中，所述第一电平选择单元选择将高电平信号端连接于所述第一输入单元，所述第二电平选择单元选择将低电平信号端连接于所述第二输入单元，所述第三电平选择单元选择将高电平信号端连接于所述反向单元。
具体的，所述时钟控制单元将所述时钟信号传递至所述移位寄存器的输出端，可以为在所述上拉节点原本的较高电位上，通过所述时钟信号的跳变抬高所述上拉节点的电压，以使所述时钟控制单元将所述时钟信号传递至所述移位寄存器的输出端。本发明的实施例提供的移位寄存器的工作方法，仅在步骤Sll中需要所述移位寄存器的输出端输出栅极驱动信号，而在步骤S12中，是不需要所述移位寄存器的输出端输出栅极驱动信号的。根据本级移位寄存器的输出端、上一级移位寄存器的输出端、下一级移位寄存器的输出端是否有栅极驱动信号输出，在步骤S12中可以分别通过不同的方式将所述时钟信号与所述移位寄存器的输出端相隔离并使所述移位寄存器的输出端放电。可选的,在上一级移位寄存器输出的栅极驱动信号输入所述第一输入单兀时,所述第一输入单元可以控制所述上拉节点的电压为高电平，所述时钟控制单元可以将所述时钟信号与所述输出端相隔离，所述下拉单元可以使所述输出端放电；可选的，在下一级移位寄存器输出的栅极驱动信号输入所述第二输入单元时，所述第二输入单元可以控制所述上拉节点的电压为低电平，所述时钟控制单元可以将所述时钟信号与所述输出端相隔离，所述下拉单元可以使所述输出端放电；可选的，在下一级移位寄存器输出的栅极驱动信号输入所述第二输入单元后，所述时钟控制单元可以将所述时钟信号与所述输出端相隔离，所述下拉单元可以使所述输出端放电。这样，在不同的时序下，当所述移位寄存器的输出端不需要输出栅极驱动信号时，本发明的实施例提供的移位寄存器均能够使输出端处于放电状态，使其始终保持低电位，从而有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作。关于所述移位寄存器的工作方法，在前述的对所述移位寄存器的描述中已经进行了详细的说明，此处不再赘述。相应的，本发明的实施例还提供一种栅极驱动装置，所述栅极驱动装置包括相互串联的多个前述实施例中的移位寄存器。因此，也能实现所述移位寄存器的有益技术效果。以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
权利要求
1.一种移位寄存器，其特征在于，包括第一输入单元、时钟控制单元、第二输入单元、反向单元、下拉单元以及第一电平选择单元、第二电平选择单元、第三电平选择单元； 所述第一输入单元，分别连接第一输入信号、所述第一电平选择单元、所述第二输入单元，其中所述第一输入单元与所述第二输入单元相连的节点为上拉节点，所述第一输入单元用于控制所述上拉节点的电位； 所述时钟控制单元，其第一端连接所述上拉节点、第二端连接时钟信号、第三端连接所述下拉单元，其中，所述时钟控制单元的第三端为所述移位寄存器的输出端，所述时钟控制单元用于控制所述时钟信号是否传输到所述移位寄存器的输出端； 所述第二输入单元，分别连接第二输入信号、所述第二电平选择单元、所述上拉节点，所述第二输入单元用于控制所述上拉节点的电位； 所述反向单元，分别连接所述第三电平选择单元、低电平信号端、所述上拉节点、所述下拉单元，其中所述反向单元与所述下拉单元相连的节点为下拉节点，所述反向单元用于使所述上拉节点的电压和所述下拉节点的电压高低相反； 所述下拉单元，分别连接所述上拉节点、所述下拉节点、所述低电平信号端、所述第一输入信号、所述第二输入信号、所述移位寄存器的输出端，用于拉低所述移位寄存器的输出端的电压； 所述第一电平选择单元，连接于所述第一输入单元，用于选择将低电平信号端或高电平信号端连接于所述第一输入单元； 所述第二电平选择单元，连接于所述第二输入单元，用于选择将低电平信号端或高电平信号端连接于所述第二输入单元； 所述第一电平选择单元和所述第二电平选择单元分别使接入所述第一输入单元的电平与接入所述第二输入单元的电平高低相反； 所述第三电平选择单元，连接于所述反向单元，用于选择将低电平信号端或高电平信号端连接于所述反向单元。
2.根据权利要求1所述的移位寄存器，其特征在于， 所述第一输入单元包括第一薄膜晶体管，其栅极连接所述第一输入信号，漏极连接所述第一电平选择单元，源极连接所述上拉节点。
3.根据权利要求1所述的移位寄存器，其特征在于， 所述时钟控制单元包括第三薄膜晶体管，其栅极连接所述上拉节点，源极连接所述时钟信号，漏极为所述移位寄存器的输出端。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入单元包括第二薄膜晶体管，其中，所述第二薄膜晶体管的栅极连接所述第二输入信号，漏极连接所述上拉节点，源极连接所述第二电平选择单元。
5.根据权利要求1至4中任一项所述的移位寄存器，其特征在于，所述反向单元包括第七薄膜晶体管和第八薄膜晶体管，其中，所述第七薄膜晶体管的栅极和漏极连接在一起、连接所述第三电平选择单元，源极连接所述下拉节点；所述第八薄膜晶体管的栅极连接所述上拉节点，漏极连接所述下拉节点，源极连接所述低电平信号端。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第三电平选择单元使高电平信号端接入所述反向单元。
7.根据权利要求6所述的移位寄存器，其特征在于，所述下拉单元包括第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管和第九薄膜晶体管，其中，所述第四薄膜晶体管，其栅极连接所述第二输入信号，漏极连接所述输出端，源极连接所述低电平信号端，所述第五薄膜晶体管，其栅极连接所述第一输入信号，漏极连接所述输出端，源极连接所述低电平信号端；所述第六薄膜晶体管，其栅极连接所述下拉节点，漏极连接所述输出端，源极连接所述低电平信号端；所述第九薄膜晶体管，其栅极连接所述下拉节点，漏极连接所述上拉节点，源极连接所述低电平信号端。
8.根据权利要求1至4中任一项所述的移位寄存器，其特征在于，所述反向单元包括第一反向模块和第二反向模块，所述第一反向模块和所述第二反向模块分别与所述上拉节点相连；所述第一反向模块与所述下拉单元相连的节点为第一下拉节点，所述第二反向模块与所述下拉单元相连的节点为第二下拉节点，所述第一反向模块分别连接所述第三电平选择单元、所述第一下拉节点、所述低电平信号端，所述第二反向模块分别连接所述第三电平选择单元、所述第二下拉节点、所述低电平信号端，所述第三电平选择单元使接入所述第一反向模块的电平与接入所述第一输入单元的电平相同，使接入所述第二反向模块的电平与接入所述第二输入单元的电平相同。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第一反向模块包括第七薄膜晶体管和第八薄膜晶体管，其中，所述第七薄膜晶体管的栅极和漏极连接在一起、连接所述第三电平选择单元，源极连接所述第一下拉节点；所述第八薄膜晶体管的栅极连接所述上拉节点，漏极连接所述第一下拉节点，源极连接所述低电平信号端； 所述第二反向模块包括第十一薄膜晶体管和第十二薄膜晶体管，其中，所述第十一薄膜晶体管的栅极和漏极连接在一起、连接所述第三电平选择单元，源极连接所述第二下拉节点；所述第十二薄膜晶体管的栅极连接所述上拉节点，漏极连接所述第二下拉节点，源极连接所述低电平信号端。
10.根据权利要求8或9所述的移位寄存器，其特征在于，所述下拉单元包括第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十三薄膜晶体管，其中，所述第四薄膜晶体管，其栅极连接所述第二输入信号，漏极连接所述输出端，源极连接所述低电平信号端，所述第五薄膜晶体管，其栅极连接所述第一输入信号，漏极连接所述输出端，源极连接所述低电平信号端；所述第六薄膜晶体管，其栅极连接所述第一下拉节点，漏极连接所述输出端，源极连接所述低电平信号端；所述第九薄膜晶体管，其栅极连接所述第一下拉节点，漏极连接所述上拉节点，源极连接所述低电平信号端；所述第十薄膜晶体管，其栅极连接第二下拉节点，漏极连接所述输出端，源极连接所述低电平信号端；所述第十三薄膜晶体管，其栅极连接所述第二下拉节点，漏极连接所述上拉节点，源极连接所述低电平信号端。
11.一种权利要求1所述的移位寄存器的工作方法，其特征在于，包括 当所述移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端； 当所述移位寄存器的输出端无需输出栅极驱动信号时，将所述时钟信号与所述输出端相隔离并使所述输出端放电。
12.根据权利要求11所述的方法，其特征在于，所述当移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端包括 在上一级移位寄存器输出的栅极驱动信号输入所述第一输入单兀后，在下一级移位寄存器输出的栅极驱动信号输入所述第二输入单元前，所述下拉单元使所述移位寄存器的输出端与所述低电平信号端断开，所述时钟控制单元控制所述时钟信号传输到所述移位寄存器的输出端； 其中，所述第一电平选择单元选择将高电平信号端连接于所述第一输入单元，所述第二电平选择单元选择将低电平信号端连接于所述第二输入单元，所述第三电平选择单元选择将高电平信号端连接于所述反向单元。
13.根据权利要求12所述的方法，其特征在于，所述当所述移位寄存器的输出端无需输出栅极驱动信号时，将所述时钟信号与所述输出端相隔离并使所述输出端放电包括 在上一级移位寄存器输出的栅极驱动信号输入所述第一输入单兀时，所述第一输入单元控制所述上拉节点的电压为高电平，所述时钟控制单元将所述时钟信号与所述输出端相隔离，所述下拉单元使所述输出端放电； 在下一级移位寄存器输出的栅极驱动信号输入所述第二输入单元时，所述第二输入单元控制所述上拉节点的电压为低电平，所述时钟控制单元将所述时钟信号与所述输出端相隔离，所述下拉单元使所述输出端放电； 在下一级移位寄存器输出的栅极驱动信号输入所述第二输入单元后，所述时钟控制单元将所述时钟信号与所述输出端相隔离，所述下拉单元使所述输出端放电。
14.一种栅极驱动装置，其特征在于，所述栅极驱动装置包括相互串联的多个如权利要求1-10中任一项所述的移位寄存器。
15.一种显示装置，其特征在于，包括如权利要求14中所述的栅极驱动装置。
全文摘要
本发明实施例公开了一种移位寄存器及其工作方法、栅极驱动装置、显示装置，涉及显示技术领域，为有效消除时钟信号在移位寄存器的输出端产生的电压耦合噪声而发明。所述移位寄存器包括第一输入单元、时钟控制单元、第二输入单元、反向单元、下拉单元以及第一电平选择单元、第二电平选择单元、第三电平选择单元；所述第一输入单元，分别连接第一输入信号、所述第一电平选择单元、所述第二输入单元，其中所述第一输入单元与所述第二输入单元相连的节点为上拉节点，所述第一输入单元用于控制所述上拉节点的电位。本发明可用于各种显示装置中。
文档编号G11C19/28GK103021318SQ201210546379
公开日2013年4月3日 申请日期2012年12月14日 优先权日2012年12月14日
发明者谷晓芳, 马睿, 胡明 申请人:京东方科技集团股份有限公司, 合肥京东方光电科技有限公司