专利名称：与时钟信号同步工作的半导体电路装置的制作方法
技术领域：
本发明涉及半导体电路装置及其使用方法，更详细地说，涉及与外部时钟信号同步工作的同步式半导体存储器。
作为与外部时钟信号同步工作的半导体电路装置之一例，有同步动态随机存取存储器(下面，略称为“SDRAM”)。在现有的SDRAM中，设有
图11中所示那样的CMOS型输出缓冲电路。
参照图11，该输出缓冲电路包括P沟道MOS晶体管1及N沟道MOS晶体管2。把P沟道MOS晶体管1连接在接受外部电源电压EVCC的外部电源节点3与输出节点4之间，将其栅极连接到输入节点5上。把N沟道MOS晶体管2连接到接受接地电压GND的接地节点6与输出节点4之间，将其栅极连接到输入节点5上。
当把从存储单元阵列读出的L(逻辑低)电平的输出信号VOUT提供给输入节点5时，P沟道MOS晶体管1导通，N沟道MOS晶体管2截止，由此，H(逻辑高)电平的数据信号DQn从输出节点4输出。
另一方面，当把H电平的输出信号VOUT输入到输入节点5上时，与上述相反，P沟道MOS晶体管1截止，N沟道MOS晶体管2导通，由此，L电平的数据信号DQn从输出节点4输出。
SDRAM一般作为计算机系统的存储器使用，因此，根据CPU(中央处理器)的工作频率把各种频率的外部时钟信号输入到该SDRAM中。因此，通常这样来设计晶体管1及2的尺寸，在输入最高频率的外部时钟信号时使输出缓冲电路能够供给足够的电流。
但是，存在下述问题，在外部时钟信号的频率低的情况下，因输出缓冲电路的电流供给能力过大，在数据信号DQn收敛到H电平或L电平之前产生了减幅振荡(ringing)现象。
再者，在特开平2-92019号公报中公开了一种技术，即根据连接到数据信号输出端子上的外部电路的负载来设定模式寄存器，根据该被设定的模式寄存器使输出缓冲电路的驱动能力变化，但是，因为在模式寄存器中所设定的是对应于外部电路的“负载”的信号，故不能解决上述问题。
本发明的目的是提供在外部时钟信号频率低的情况下也不产生减幅振荡现象的半导体电路装置及其使用方法。
根据本发明的一个方面，与时钟信号同步工作的半导体电路装置包括输出缓冲电路及控制电路。输出缓冲电路包括输出数据信号的晶体管元件。控制电路根据时钟信号的频率控制输出缓冲电路，使晶体管元件的电流供给能力变化。
上述控制电路最好包括寄存器及变化电路。可在寄存器中设定所需信号。变化电路响应于寄存器中设定的信号，使晶体管元件的电流供给能力变化。
更为理想的是，上述晶体管元件包括并联连接在第1电源节点与输出缓冲电路的输出节点之间的多个第1导电型晶体管。上述变化电路包括激活电路，它响应于在寄存器中设定的信号有选择地激活多个第1导电型晶体管。上述输出缓冲电路还包括连接在第2电源节点与输出节点之间的第2导电型晶体管。
上述控制电路最好包括检测电路及变化电路。检测电路检测出时钟信号的频率，并且，根据其检测出的频率输出控制信号。变化电路响应于从检测电路输出的控制信号，使晶体管元件的电流供给能力变化。
更为理想的是，上述晶体管元件包括并联连接在第1电源节点与输出缓冲电路的输出节点之间的多个第1导电型晶体管。上述变化电路包括激活电路，它响应于从检测电路输出的控制信号有选择地激活多个第1导电型晶体管。上述输出缓冲电路还包括连接在第2电源节点与输出节点之间的第2导电型晶体管。
上述半导体电路装置最好还包括降压电路，该降压电路使外部电源电压降压，生成内部电源电压。上述晶体管元件包括第1P沟道MOS晶体管及第2P沟道MOS晶体管。把第1P沟道MOS晶体管连接到接受外部电源电压的外部电源节点与输出缓冲电路的输出节点之间。把第2P沟道MOS晶体管连接在接受内部电源电压的内部电源节点与输出节点之间。上述控制电路根据时钟信号的频率激活第1或第2P沟道MOS晶体管。上述输出缓冲电路还包括连接在接地节点与输出节点之间的N沟道MOS晶体管。
根据本发明的再一个方面，在与时钟信号同步工作的半导体电路装置中，该半导体电路装置包括输出缓冲电路，它包含输出数据信号的晶体管元件；可以设定所需信号的寄存器；以及变化电路，它响应于在寄存器中设定的信号使晶体管元件的电流供给能力变化，这种半导体电路装置的使用方法包括以可以在寄存器中设定所需信号的模式来设定寄存器的步骤及在寄存器中设定对应于时钟信号的频率的信号的步骤。
在上述半导体电路装置中，根据时钟信号的频率来变化输出缓冲电路中晶体管元件的电流供给能力，因此，时钟信号的频率低时也使晶体管元件的电流供给能力变低，故难以产生减幅振荡现象。
还有，在寄存器中设定所需信号时，响应于该被设定的信号来改变晶体管元件的电流供给能力，因此，时钟信号的频率低时，如果在寄存器中设定对应于其低频率的信号的话，则难以产生减幅振荡现象。
还有，响应于在寄存器中被设定的信号有选择地激活在电源节点与输出节点之间并联连接的多个晶体管，因此，在时钟信号的频率低时，如果在寄存器中设定对应于其低频率的信号的话，则把多个晶体管中的若干个晶体管激活，因此，由多个晶体管构成的晶体管元件的电流供给能力变低。
还有，检测出时钟信号的频率，根据该被检测的频率来变化晶体管元件的电流供给能力，因此，时钟信号的频率低时根据被检测的低频率，自动地降低晶体管元件的电流供给能力。
还有，根据时钟信号的频率激活第1或第2P沟道MOS晶体管，因此，时钟信号的频率低时，使第1P沟道MOS晶体管去激活，并且使第2P沟道MOS晶体管激活。第2P沟道MOS晶体管连接到内部电源节点上，因此，比连接在外部电源节点上的第1P沟道MOS晶体管的电流供给能力低。
图1为示出本发明实施例1的SDRAM整体结构的框图；图2为示出图1中所示控制电路主要部分及模式寄存器等的外围电路的结构的电路图；图3为示出图1中所示数据输入输出缓冲器中所包括的输出缓冲电路及其控制电路的结构的电路图；图4为示出图1～图3中所示SDRAM的工作的时序图；图5为示出本发明实施例2的SDRAM主要部分的结构的框图6为示出图5中所示SDRAM中的输出缓冲电路及其控制电路的结构的电路图；图7为示出图5中所示时钟频率检测器的具体结构的电路图；图8为示出图7中所示时钟频率检测器的工作的时序图；图9为示出本发明实施例3的SDRAM中的输出缓冲电路及其控制电路的结构的电路图；图10为示出图9中所示SDRAM中的内部电源降压电路的结构的电路图；以及图11为示出现有的SDRAD输出缓冲电路的结构的电路图。
下面，参照附图，详细说明本发明实施例。再者，对图中同一或相当部分标以同一符号，不重复其说明。图1为示出本发明实施例1的SDRAM整体结构的框图。参照图1，该SDRAM包括存储单元阵列10，它由4个存储体#A、#B、#C、#D构成；数据输入输出缓冲器11，用于把从存储单元阵列10读出的输出信号VOUT作为数据信号DQ0～DQ15输出，并且，把输入数据信号DQ0～DQ15作为输入信号VIN写入存储单元阵列10中；时钟缓冲器12，响应于时钟允许信号CKE被激活，把外部时钟信号ECLIC作为内部时钟信号ICLK输出；以及控制电路13，它响应于内部时钟信号ICLK，对存储单元阵列10及数据输入输出缓冲器11进行控制。
该SDRAM还包括地址缓冲器14，用来把外部地址信号EA0～EA12作为内部地址信号IA0～IA12输出，并且，接受存储体选择信号BA0及BA1；可以设定各种工作模式的模式寄存器15；以及控制信号缓冲器16，它响应于各种外部控制信号(芯片选择信号/CS，行地址选通信号/RAS，列地址选通信号/CAS，写允许信号/WE，输入输出数据掩蔽信号DQM)，生成各种内部控制信号。
在表示模式寄存器15的设定指令的给定时刻输入外部控制信号时，该SDRAM就成为寄存器设定模式，控制电路13在模式寄存器15中设定从地址缓冲器14供给的内部地址信号IA0～IA12。因而，可以在该模式寄存器15中设定所需信号。
如图2中所示，控制电路13包括指令译码器131、倒相器132、13个定时倒相器133以及13个锁存电路134。
指令译码器131把通过控制信号缓冲器16从外部输入的指令(由控制信号/CS、/RAS、/CAS、/WE、DQM的输入瞬间表示)译码，输出各种控制信号。这里，在表示模式寄存器15的设定指令的给定时刻控制信号输入时，指令译码器131就把输出控制信号之一即模式设定信号/MSET激活成L电平。把该模式设定信号/MSET共同提供给13个定时倒相器133，还把从倒相器132输出的模式设定信号MSET(模式设定信号/MSET的倒相信号)共同提供给13个定时倒相器133。
各定时倒相器133在模式设定信号/MSET为L电平并且模式设定信号MSET为H电平时被激活，把从地址缓冲器14供给的内部地址信号IA0～IA12中对应的1位信号倒相，传送到对应的锁存电路134。
各锁存电路134由2个倒相器134a、134b构成，把来自对应的定时倒相器133的已倒相的1位内部地址信号锁存起来，将该被锁存的信号供给到模式寄存器15中对应的位。因而，在模式寄存器15中设定13位内部地址信号IA0～IA12作为13位模式地址信号MA0～MA12。
可以在该模式寄存器15中设定各种工作模式。一般来说，在第0～第2位中设定用于确定脉冲串长度的模式地址信号MA0～MA2。还有，在第3位中设定用于确定顺序(sequential)模式、交替(interleave)模式等脉冲串类型的模式地址信号(未图示)。还有，在第4～第6位中设定用于确定列地址选通信号/CAS的等待时间(latency)的模式地址信号(未图示)。
通常的模式寄存器的第7及第8位不使用，但是，在本模式寄存器15的第7及第8位中设定用于确定时钟模式的模式地址信号MA7及MA8。
下表为示出模式地址信号MA7、MA8与外部时钟信号ECLK的频率之关系的真值表。
图5为示出本发明实施例2的SDRAM中的主要部分的结构的框图。参照图5，在该SDRAM中，包括时钟频率检测器20来代替图1中所示的模式寄存器15，它检测出来自时钟缓冲器12的内部时钟信号ICLK的频率，并且，根据其已检测出的频率输出控制信号CLKH及与其互补的控制信号/CLKH。该时钟频率检测器20把内部时钟信号ICLK的频率与在内部生成的基准时钟信号的频率相比较，在内部时钟信号ICLK的频率比基准时钟信号的同时，输出H电平的控制信号CLKH，并且，输出L电平的控制信号/CLKH；相反，在内部时钟信号ICLK的频率比基准时钟信号的频率低时，输出L电平的控制信号CLKH，并且，输出H电平的控制信号/CLKH。再者，下面参照图7及图8，详细说明该时钟频率检测器20的具体电路结构及其工作。
图6为示出该实施例2的SDRAM中的数据输入输出缓冲器中包括的各CMOS型倒相器的结构的电路图。参照图6，该倒相器10的晶体管元件114与图3中所示的晶体管元件110不同，它包括2个P沟道MOS晶体管1、115。把2个P沟道MOS晶体管1、115并联连接在外部电源节点3与输出节点4之间。
为了响应从时钟频率检测器20输出的控制信号CLKH及/CLKH从而使晶体管元件114的电流供给能力变化，该SDRAM包括传输门21和P沟道MOS晶体管22。在控制信号CLKH为H电平并且控制信号/CLKH为L电平时，传输门21导通，把从存储单元阵列读出的输出信号VOUT供给沟道MOS晶体管115的栅极。把P沟道MOS晶体管22连接在外部电源节点3与P沟道MOS晶体管115的栅极之间，晶体管22响应L电平的控制信号CLKH而导通。
因而，在控制信号CLKH为H电平并且控制信号/CLKH为L电平时(内部时钟信号ICLK的频率高时)，把P沟道MOS晶体管1及115激活，由此，晶体管元件114的电流供给能力提高。相反，在控制信号CLKH为L电平并且控制信号/CLKH为H电平时(内部时钟信号ICLK的频率低时)，把P沟道MOS晶体管1激活，把P沟道MOS晶体管115去激活。这时，由传输门21把P沟道MOS晶体管115的栅极与输入节点5隔开，但P沟道MOS晶体管22导通，因此，晶体管115的栅极并未处于浮动状态，而是变成H电平，其结果，该晶体管元件114的电流供给能力降低。
因而，在本实施例2中，时钟频率检测器20及传输门21根据外部时钟信号ECLK的频率，对输出缓冲电路进行控制，使晶体管元件114的电流供给能力变化。
这样，在内部时钟信号ICLK的频率高时，晶体管元件114的电流供给能力提高，因此，由该输出缓冲电路输出的数据信号DQn能够充分跟随其高频率的内部时钟信号ICLK。相反，在内部时钟信号ICLK的频率低时，晶体管元件114的电流供给能力降低，因此，在数据信号DQn中，难以产生减幅振荡现象。其结果，也可减小耗电。
如上所述，根据本实施例2，由时钟频率检测器20检测出内部时钟信号ICLK的频率，根据该被检测的频率有选择地激活P沟道MOS晶体管1及115，因此，根据外部时钟信号ECLK的频率自动地变化晶体管元件114的电流供给能力。其结果，消除了上述实施例1那样设定模式的麻烦。
这里，参照图7，说明时钟频率检测器20之一例。参照图7，该时钟频率检测器20包括T触发器31；延时电路32、33、34；或非电路35、36；倒相器电路37～43；以及传输门44。还有，延时电路32包括n(n为自然数)个与非电路NA1～NAn及n个倒相器INV1～INVn。
在延时电路32中，把与非电路NA1的输出节点连接到倒相器INV1的输入节点上，把倒相器INV1的输出节点连接到与非电路NA2的一个输入节点上。同样，把与非电路NA2的输出节点连接到倒相器INV2的输入节点上，把倒相器INV2的输出节点连接到与非电路NA3的一个输入节点上。同样，把n个与非电路与n个倒相器交替串联连接起来。把与非电路NA1的一个输入节点na连接到T触发器31的不倒相输出节点Q上。还有，把第n个倒相器INVn的输出节点连接到传输门44的输入节点nb上。
另一方面，把延时电路33的输出节点连接到倒相器37的输入节点上，把倒相器37的输出节点连接到或非电路35的一个输入节点上。把延时电路33的输入节点及或非电路35的另一输入节点分别连接到与非电路NA1的输入节点na上。同样，把延时电路34的输出节点连接到倒相器38的输入节点上，把倒相器38的输出节点连接到或非电路36的一个输入节点上。把延时电路34的输入节点及或非电路36的另一输入节点分别连接到或非电路35的输出节点nc上。此外，把或非电路36的输出节点连接到倒相器39的输入节点nd上。把与非电路NA1～NAn的各个另一输入节点连接到倒相器39的输出节点上。
还有，把形成传输门44的N沟道MOS晶体管的栅极及倒相器40的输入节点分别连接到与非电路35的输出节点nc上，把倒相器40的输出节点连接到形成传输门44的P沟道MOS晶体管的栅极上。把倒相器41及42的输入及输出节点相互连接起来形成锁存电路45，把锁存电路45的输入节点连接到传输门44的输出节点上，锁存电路45输出控制信号CLKH，同时，通过倒相器43输出控制信号/CLKH。
延时电路33、或非电路35及倒相电路37形成单稳态多谐振荡器46，同样，延时电路34、或非电路36、倒相器38形成单稳态多谐振荡器47。把T触发器31的输入节点T连接到时钟缓冲器12上，以接受内部时钟信号ICLK。T触发器31在输入的内部时钟信号ICLK的上升沿时，使输出信号的电平反转。
图8为示出图7中所示时钟频率检测器20的工作的时序图，参照该图8，说明时钟频率检测器20的工作。
图8中，假定延时电路32的延时时间为τ0，内部时钟信号ICLK的周期为τ。内部时钟信号ICLK上升后，与非电路NA1的节点na变成H电平，经过时间τ以后，节点na变成L电平。由于节点na从H电平下降到L电平，在或非电路35的节点nc上产生单(one shot)脉冲信号。
这里，假定τ＜τ0。节点na的H电平传送到传输门44的节点nb上之前，在节点nc上产生了H电平的单脉冲，在传输门44变成导通状态之后，门44关断变成不导通状态。因此，锁存电路45的输入变成L电平，来自时钟频率检测器20的控制信号CLKH变成H电平，控制信号/CLKH变成L电平。另一方面，在τ≥τ0时，在节点na的H电平传送到节点nb上之后，在节点nc上产生了H电平的单脉冲信号，在传输门44变成导通状态之后，门44关断变成不导通状态。因此，锁存电路45的输入变成H电平，来自时钟频率检测器20的控制信号CLKH变成L电平，控制信号/CLKH变成H电平。
即，在从时钟缓冲器12输入的内部时钟信号ICLK的频率低于给定频率时，时钟频率检测器20输出L电平的控制信号CLKH及H电平的控制信号/CLKH；在超过给定频率时，输出H电平的控制信号CLKH及L电平的控制信号/CLKH。再者，单稳态多谐振荡器47输出信号，该信号用于在通过由单稳态多谐振荡器46输出的单脉冲信号对传输门44进行通断之后，使延时电路32中留下的脉冲信号复位。图9为示出本发明实施例3的SDRAM中的主要部分的结构的电路图。参照图9，在该SDRAM中的输出缓冲电路中，包括晶体管元件116来代替图3中所示的晶体管元件110。该晶体管元件116包括2个P沟道MOS晶体管117、118。把P沟道MOS晶体管117连接在接受外部电源电压EVCC的外部电源节点3与输出节点4之间。把P沟道MOS晶体管118连接在接受比外部电源电压EVCC低的内部电源电压IVCC(由后述图10中所示的内部电源降压电路生成)的内部电源节点23与输出节点4之间。
在该SDRAM中，包括2个与非电路24、25，及倒相器26，来代替图3中所示的与非电路17、18。与非电路24接受在图2中所示的模式寄存器15中已设定的模式地址信号MA8及来自倒相器113的输出信号/VOUT，把与非电路24的输出信号提供给P沟道MOS晶体管117的栅极。与非电路25接受模式寄存器信号MA8的倒相信号/MA8及来自倒相器113的输出信号/VOUT，把与非电路25的输出信号提供给P沟道MOS晶体管118的栅极。该倒相信号/MA8由接受模式地址信号MA8的倒相器26生成。
在该实施例3中，在外部时钟信号ECLK的频率高时，在模式寄存器15中设定H电平的模式地址信号MA8。因而，这时把P沟道MOS晶体管117激活，把P沟道MOS晶体管118去激活。另一方面，在外部时钟信号ECLK的频率低时，在模式寄存器15中设定L电平的模式地址信号MA8。因而，这时，把P沟道MOS晶体管118激活，把P沟道MOS晶体管117去激活。
该SDRAM中，还包括图10中所示那样的内部电源降压电路。该内部电源降压电路包括差分放大器27和P沟道MOS晶体管28。差分放大器27在倒相输入端子(-)上接受在内部生成的恒定的基准电压VREF，并且，在不倒相输入端子(+)上接受内部电源电压IVCC。把P沟道MOS晶体管28连接在外部电源节点3与内部电源节点23之间，响应差分放大器27的输出信号对其进行控制。即，该差分放大器27控制P沟道MOS晶体管28，以使从内部电源节点23反馈的内部电源电压IVCC与基准电压VREF相等。将基准电压VREF设定得比外部电源电压EVCC低，因此，由该内部电源降压电路生成的内部电源电压IVCC还是比外部电源电压EVCC低。
如上述那样，在外部时钟信号ECLK的频率高时，把接受外部电源电压EVCC的P沟道MOS晶体管117激活，因此，该晶体管元件116的电流供给能力提高。另一方面，在外部时钟信号ECLK的频率低时，把接受内部电源电压IVCC的P沟道MOS晶体管118激活，因此，该晶体管元件116的电流供给能力降低。
因而，在本实施例3中，模式寄存器15，与非电路24、25及倒相器26根据外部时钟信号ECLK的频率，使晶体管元件116的电流供给能力变化。
如上所述，根据本实施例3，在外部时钟信号ECLK的频率低时，把接受内部电源电压IVCC的P沟道MOS晶体管118激活，因此，晶体管元件116的电流供给能力降低，因此，在数据信号DQn中难以产生减幅振荡现象。
上面说明了本发明的各种实施例，但是，本发明在其它形态下也能实施。例如，在上述实施例1～3中，借助于对P沟道MOS这111、112、115、117、118进行控制，使晶体管元件110、114、116的电流供给能力(尺寸)变化，但是，亦可代之以把多个N沟道MOS晶体管并联连接到输出节点4与接地节点6之间，借助于对这些N沟道MOS晶体管进行控制，使晶体管元件的电流供给能力变化。
权利要求
1．一种与时钟信号(ECLK)同步地工作的半导体电路装置，其特征在于，包括输出缓冲电路(11)，它包括输出数据信号(DQn)的晶体管元件(110、114、116)；以及控制装置(15、17、18、20、21、22、24～26)，它根据上述时钟信号(ECLK)的频率控制上述输出缓冲电路(11)，使上述晶体管元件(110、114、116)的电流供给能力变化。
2．根据权利要求1中所述的半导体电路装置，其特征在于，上述控制装置(15、17、18)包括寄存器(15)，可以设定所需信号(MA7、MA8)；以及变化装置(17、18)，它响应于在寄存器(15)中设定的信号(MA7、MA8)，使上述晶体管元件(110)的电流供给能力变化。
3．根据权利要求2中所述的半导体电路装置，其特征在于上述晶体管元件(110)包括并联连接在第1电源节点(3)与上述输出缓冲电路(11)的输出节点(4)之间的多个第1导电型晶体管(1、111、112)；上述变化装置(17、18)包括激活装置(17、18)，它响应于在上述寄存器(15)中设定的信号(MA7、MA8)，有选择地激活上述多个第1导电型晶体管(111、112)；上述输出缓冲电路(11)还包括连接在第2电源节点(6)与上述输出节点(4)之间的第2导电型晶体管(2)。
4．根据权利要求1中所述的半导体电路装置，其特征在于，上述控制装置(20、21、22)包括检测装置(20)，它检测出上述时钟信号(ECLK)的频率，并且，根据该被检测出的频率输出控制信号(CLKH、/CLKH)；以及变化装置(21、22)，它响应于从上述检测装置(20)输出的控制信号(CLKH、/CLKH)，使上述晶体管元件(114)的电流供给能力变化。
5．根据权利要求4中所述的半导体电路装置，其特征在于上述晶体管元件(114)包括并联连接在第1电源节点(3)与上述输出缓冲电路(11)的输出节点(4)之间的多个第1导电型晶体管(1、115)；上述变化装置(21、22)包括激活装置(21、22)，它响应于从上述检测装置(20)输出的控制信号(CLKH、/CLKH)有选择地激活上述多个第1导电型晶体管(1、115)；上述输出缓冲电路(11)还包括连接在第2电源节点(6)与上述输出节点(4)之间的第2导电型晶体管(2)。
6．根据权利要求1中所述的半导体电路装置，其特征在于还包括降压电路(27、28)，它把外部电源电压(EVCC)降压，生成内部电源电压(IVCC)，上述晶体管元件(116)包括第1P沟道MOS晶体管(117)，连接在接受上述外部电源电压(EVCC)的外部电源节点(3)与上述输出缓冲电路(11)的输出节点(4)之间；以及第2P沟道MOS晶体管(118)，连接在接受上述内部电源电压(IVCC)的内部电源节点(23)与上述输出节点(4)之间，上述控制装置(24～26)包括激活装置(24～26)，激活装置根据上述时钟信号(ECLK)的频率激活上述第1或第2P沟道MOS晶体管(117、118)，上述输出缓冲电路(11)还包括连接在接地节点(6)与上述输出节点(4)之间的N沟道MOS晶体管(2)。
7．一种与时钟信号同步地工作的半导体电路装置的使用方法，该半导体电路装置包括输出缓冲电路(11)，它包含输出数据信号(DQn)的晶体管元件(110)；可以设定所需信号(MA7、MA8)的寄存器(15)；以及变化装置(17、18)，它响应于在所述寄存器(15)中设定的信号(MA7、MA8)，使上述晶体管元件(110)的电流供给能力变化，这种半导体电路装置的使用方法的特征在于，包括以可以在上述寄存器中设定上述所需信号的模式来设定上述寄存器的步骤；以及在上述寄存器(15)中设定对应于上述时钟信号(ECLK)的频率的信号(MA7、MA8)的步骤。
全文摘要
同步型DRAM包括模式寄存器(15)及响应模式寄存器(15)中已设定的信号来控制CMOS输出缓冲电路(11)的驱动能力的逻辑电路(17、18)。输出缓冲电路(11)包括多个P沟道MOS晶体管(1、111、112)及N沟道MOS晶体管(2)。在模式寄存器(15)中设定对应于外部时钟信号(ECLK)频率的信号。逻辑电路(17、18)有选择地使多个P沟道MOS晶体管导通/截止。在频率低时,被导通的晶体管的个数减少,缓冲电路(11)的驱动能力降低,可抑制减幅振荡现象。
文档编号G11C11/407GK1224952SQ9811966
公开日1999年8月4日 申请日期1998年9月21日 优先权日1998年1月26日
发明者伊藤孝 申请人:三菱电机株式会社