专利名称：集成有鳍式fet的平面型衬底器件及其制造方法
技术领域：
本发明的实施方式总体上涉及微电子逻辑器件及制造方法，尤其 涉及具有改善的器件性能特性的集成电路器件的设计和制造以及改 进的制造方法。
背景技术：
随着集成电路(IC)的继续发展和提高，形成在IC衬底上的器 件的数量和密度急剧增加，在芯片上制造具有数亿甚至逼近数十亿个 器件的IC已经成为业界的标准。与形成在IC衬底上的器件数量的增 加以及器件密度的同步增长相关联，器件的尺度显著减小。例如，栅 厚度以及源漏元件的沟道隔离的尺度持续地最小化，以致如今需要对 源极、漏极和栅极进行微米和纳米隔离。随着器件尺度的稳步缩小， 器件的性能必须始终保持或者提升。另外，还应当提高制造这些IC 的容易程度和成本效率。
对于静电放电(ESD )和模拟应用以及对于现有设计的使用来说， 平面型IC器件与鳍式场效应晶体管绝缘体上硅互补金属氧化物半导 体(FinFET SOI CMOS)器件的集成具有一些优点。进行这种集成 的传统技术包括将FET栅极置于SOI岛的顶上。但是，这通常容易 导致FinFET栅极和平面型逻辑上的栅极(也就是FET栅极)之间的 高差很大。因此，该阶梯高差是光刻和蚀刻的一个重大问题，需要几 个附加的步骤来緩解该问题，而这容易增加整体制造成本。因此，需 要一种新方法和新结构来提供优异的IC器件性能，同时容易制造、 降低制造成本。
发明内容
鉴于上述，本发明的一种实施方式提供了一种结构，其包括衬 底；在衬底上的隐埋隔离层；在隐埋隔离层上的鳍式场效应晶体管 (FinFET);以及集成在该衬底中的场效应晶体管(FET)，其中， FET的栅极区与FinFET的栅极区在同一平面内。该结构还包括配置 在该衬底中的后向阱区(retrograde well regions )。该FinFET包括 有侧壁的半导体层；在该半导体层上的第一电介质层；沿着该半导体 层的每一个侧壁配置的第二电介质层；在第一和第二电介质层上的所 述FinFET栅极区；以及在FinFET栅极区相对侧上的FinFET源/ 漏区。该FET包括在FET栅极区相对侧的FET源/漏区，以及在 FET栅极区和衬底之间的栅电介质层。在一种实施方式中，该结构还 包括配置在衬底中的浅沟槽隔离(STI)区。
本发明的另一方面提供了一种结构，其包括绝缘体上硅(SOI) 晶片，后者包括衬底；衬底上的隐埋隔离层；以及在该隐埋隔离层 上的半导体层。该结构还包括在该隐埋隔离层上的FinFET以及集成 在该衬底中的FET,其中，FET的栅极区与FinFET的栅极区在同一 平面内。该结构还包括配置在该衬底中的后向阱区。该FinFET包括 配置在该半导体层上的侧壁；在该半导体层上的第一 FinFET电介质 层；沿着该半导体层的每一个侧壁配置的第二 FinFET电介质层；在 第一和第二 FinFET电介质层上的FinFET栅极区；以及在FinFET 栅极区的相对侧的FinFET源/漏区。该FET包括在FET栅极区的 相对侧的FET源/漏区，以及在FET栅极区和衬底之间的栅电介质层。 在一种实施方式中，所述隐埋隔离层包括隐埋氧化物。另外，在另一 种实施方式中，该结构还包括配置在衬底中的STI区。
本发明的另一种实施方式提供了一种形成集成有FinFET的平 面型衬底器件的方法，其中，该方法包括提供衬底；在村底上形成 隐埋隔离层；将半导体层接合到该隐埋隔离层；同时在隐埋隔离层上 形成FinFET和在衬底中形成FET，其中，该FinFET包括FinFET 栅极区，该FET包括FET栅极区；平面化FinFET栅极区和FET栅 极区。该方法还包括在村底中配置阱区。形成FinFET的工艺包括 在半导体层上形成第一 FinFET电介质层，其中该半导体层包括侧壁； 沿着半导体层的每一个侧壁在衬底上配置第二 FinFET电介质层；在 第一和第二 FinFET电介质层上形成FinFET栅极区；在FinFET栅 极区的相对侧上形成FinFET源/漏区
形成FET的工艺包括在衬底上形成FET栅电介质层；在FET 栅电介质层上形成FET栅极区，其中FET栅电介质层与FET栅极区 相邻；在衬底中形成FET源/漏区。另外，所述FET栅电介质层形成 在FET栅极区和衬底之间。在本发明的一种实施方式中，该方法还 包括在衬底中配置STI区。另外，所述FinFET栅极区包括多晶硅， 所述FET栅极区包括多晶硅。在一种实施方式中，所述隐埋隔离层 包括隐埋氧化物。
本发明的上述实施方式提供了 一种容易实现的集成技术，使用它 将平面型逻辑集成电路器件与FinFET器件结合起来，并将平面型逻 辑集成电路器件形成为使得FET栅极和FinFET栅极在一个制造步骤 中形成。例如，FET栅极材料和FinFET栅极材料的淀积同时发生， FET栅极材料和FinFET栅极材料的平面化同时进行。FET栅极和 FinFET栅极被平面化到同一上部高度，这就取消了另外的光刻和蚀 刻工艺，从而减少了制造步骤的数量，总体上降低了制造成本。
结合下面的说明以及附图将更好地理解本发明的实施方式的上 述以及其他方面。但是应当理解，下面的说明尽管指出了本发明的优 选实施方式和大量的具体细节，但是它们都是"^充明性的而非限制性 的。在本发明的实施方式的范围内可以作出许多变化和修改而不脱离 本发明的实质，本发明的实施方式包括所有这样的修改。
结合附图阅读下面的详细说明可以更好地理解本发明的实施方 式。附图中
图1的剖面示了根据本发明的一种实施方式的集成电路器 件的第一中间加工步骤；
图2的剖面示了根据本发明的一种实施方式的集成电路器 件的第二中间加工步骤；
图3的剖面示了根据本发明的一种实施方式的集成电路器 件的第三中间加工步骤；
图4的剖面示了根据本发明的一种实施方式的集成电路器 件的第四中间加工步骤；
图5的剖面示了根据本发明的一种实施方式的集成电路器 件的第五中间加工步骤；
图6的剖面示了根据本发明的一种实施方式的集成电路器 件的第六中间加工步骤；
图7的剖面示了根据本发明的一种实施方式的集成电路器 件的第七中间加工步骤；
图8是根据本发明的第一种实施方式总体上已完成的集成电路 器件的剖面图9是根据本发明的第二种实施方式总体上已完成的集成电路 器件的剖面图IO是根据本发明的第二种实施方式的图9所示总体上已完成 的集成电路器件的俯视图11是根据本发明的第二种实施方式的图9和图IO所示总体上 已完成的集成电路器件的立体图；以及
图12到14是本发明的一种实施方式的优选方法的流程图。
具体实施例方式
下面结合附图中图解并在下面的说明中详细说明的非限制性的
"细节f应当注意，图中所图解的特征不一定^是按比例绘制的。省略 了对公知部件和加工技术的描述，以便不必要地模糊本发明的实施方 式的焦点。这里所用的例子只是为了便于理解可以实施本发明的实施 方式的方式，并使得本领域的普通技术人员能够实施本发明的实施方式。因此，这些例子不应理解为限制本发明的实施方式的范围。
如前所述，需要有一种新的方法和结构能够提供优异的IC器件
性能，同时容易制造并降低制造成本。总体上，为了应对这个需要， 本发明的一种实施方式提供了一种取消需要平面型器件的(也就是集
成电路中的体逻辑FET器件所在的)隐埋隔离区的技术。现在看附 图，更具体地是图l到14，在所有附图中，类似的附图标记表示对应 的特征。图中图示了本发明的优选实施方式。
在图l到图8所示的总体上顺序排列的制造步骤中，图解了根据 本发明的一种实施方式的集成电路器件100的形成。在图9到图11 中图解了总体上已完成的器件的另一种实施方式，总体的方法流程的 例子图示于图10到图12中。如图l所示，使用公知的技术比如注氧 隔离(SIMOX)或者晶片接合和回蚀，或者本领域一般使用的其他公 知技术，形成SOI晶片101。 SOI晶片101包括在衬底103上的隐埋 隔离层105上的硅层115。隐埋隔离层105包括绝缘材料。但是隐埋 氧化物之外的任何类型的隐埋隔离体都可以用于替代隐埋隔离层
105。 优选地，隐埋隔离层105非常薄，大约为20-2000埃。 在一种实施方式中，衬底103包括单晶硅层。或者，衬底103
可以包括任何合适的半导体材料，包括但不限于硅(Si)、锗(Ge)、磷 化镓(GaP)、砷化铟(InAs)、磷化铟(InP)、硅锗(SiGe)、砷化镓(GaAs) 或者其他IH/V族化合物。为了防止衬底103反型， 一部分衬底103 包括轻掺杂的后向阱区104、 106。另外，还在衬底103中形成较重掺 杂的后向阱区108、 110。本领域的普通技术人员容易理解，阱区104、
106、 108、 110可以被实现为对应的N阱和/或P阱区。另外，后向阱 区104、 106、 108、 110可以使用任何公知的技术比如高能离子注入 和退火来形成。另外，本领域的普通技术人员理解，后向阱区104、 106、 108、 110在随后的加工步骤中是保留的，但是为了不模糊本发 明的实施方式提供的其他有关特征，在图2到图11中没有图示后向 阱区104、 106、 108、 110，尽管它们也存在于这些图中所示的结构中。 对于轻掺杂阱的典型剂量大约为lxlO"到5xl015每cm3 ，对于较
重掺杂阱，剂量大约是3xl017到8xl018每cm3。如图2所示，在硅 层115上淀积硬掩模膜107。然后，进行合适的定向蚀刻，通过蚀刻， 一部分硬掩模膜107、硅层115、隐埋隔离层105和下伏的衬底103 被去除，从而在器件100中形成窄隙109。接下来，图3图示了在硬 掩模膜107上淀积电介质层111，包括填充间隙109之后的IC器件 100。电介质层111应当形成最终会成为浅沟槽隔离(STI)区lll(更 具体地图示于图4中)的部分，以提供集成电路IOO中各种器件之间 的电隔离。
如图4所示，然后用适当的化学工艺剥离硬掩模膜107和多余的 电介质层111，从而形成凹陷的STI区111。根据本发明的第一种实 施方式，STI区lll被结合在集成电路lOO中。但是，根据本发明的 第二种实施方式(如图9到图11所示)，集成电路102可以被构建 为没有STI区。这样，在本发明的第二种实施方式的制造中，不包括 涉及STi区111的形成(包括硬掩模膜107的淀积、随后的蚀刻和电 介质层111的淀积)的加工步骤。
接下来，如图5所示，淀积电介质盖层117，用掩模掩蔽，然后 蚀刻之。另外，使用该硬掩模膜117蚀刻硅层115。硅层115和电介 质层117 —起形成鳍式结构113。之后，用掩模掩蔽抗蚀剂层119， 露出一部分隐埋隔离层105，并保护鳍式结构113，如图6所示。膜 119优选包括抗蚀剂图像，抗蚀剂图像被掩模掩蔽并曝光，以允许蚀 刻隐埋隔离层105。然后进行蚀刻工艺，从而去除隐埋隔离层105的 未被膜119保护的部分(也就是器件100的平面型区域)，从而暴露 出下伏的衬底103。
在用合适的化学工艺剥离膜119之后，如图7所示，在器件IOO 上，更具体地是在硅层115、电介质层117、硅衬底103的所有暴露 区域以及源/漏结121 (图示于图8)上，热生长薄的电介质层123 (例 如大约10-40埃厚)，其可以包括氮化物。环绕硅层115的电介质 层123用作鳍式结构113的栅电介质，村底103上的电介质层123用 作栅电介质123。
图8图解了在器件100上淀积优选包括多晶硅或者硅锗材料的栅 极材料125、 127之后的器件100的第一种实施方式。该器件100然 后经过化学机械抛光(CMP )工艺，以在一个步骤中将栅极材料125、 127平面化，从而取消多个加工步骤，使得FET栅极127和FinFET 栅极125被配置为相同的高度。然后，分别将FET和FinFET栅极 127、 125使用已知的光刻技术图案化并蚀刻，从而用反应离子蚀刻 (RIE)工艺选择性去除部分栅极材料125、 127，形成FinFET栅极 电极125和FET栅极电极127。另外，在蚀刻工艺期间也去除电介质 层123的暴露区域。
还在衬底103中形成源/漏注入结121(其间有沟道区(未图示))。 类似地，与衬底103中源/漏注入结121的形成同时，还在FinFET栅 极125的相对侧形成源/漏注入结122 (其间有沟道区(未图示))。 在对应于本发明第二种实施方式的图10和11中，源/漏注入结122 看得最清楚，对第一实施方式也提供类似的配置。源/漏结121、 122 的形成可以在制造工序中的任何适当的点进行。另外，可以使用针对 特性性能需求加以修改的任何已知的方法来进行源/漏结121、 122的 形成。这样，有许多这样的方法用于形成具有各种不同复杂程度的源 /漏结121、 122。在本发明的一些实施方式中，源/漏结121、 122可以 轻掺杂，4吏用离子注入形成。例如，对于NFET，通常可以y使用磷(P)、 砷(As)、锑(Sb)或者其他合适的材料用于源/漏注入121、 122，能量范 围为l到5keV，剂量为5xl014到2xl015cnT2。类似地，对于PFET， 通常使用硼(B)、铟(In)、镓(Ga)或者其他合适的材料用于源/漏注入 121、 122,能量范围为0.5到3keV，剂量为5xl0"到2xl015 cnT2。
另外，在本发明其他的实施方式中，可以形成扩展和晕圏注入(未 图示)以改善短沟道效应(SCE)。对于NFET，对于晕圏注入通常 可以使用硼(B)、铟(In)、镓(Ga)或者其他合适的材料，能量 范围为5到15KeV，剂量为lxl013到8xl013 cirT2。类似地，对于 PFET，对于晕圏注入通常可以使用磷(P)、砷(As)、锑(Sb)或 者其他合适的材料，能量范围为20到45keV，剂量为lxlO"到8xl013
cm'。
图9到图11图解了在形成栅极电极125和FET栅极电极127之 后器件100的第二种实施方式。同样，第一和第二实施方式之间的差 别在于第一实施方式的器件100包括高起的ST1区111，而第二实施 方式的器件102不包括沟槽隔离区。在平面型区域131 (去除了隐埋 隔离层105的区域)和FinFET区域130上淀积栅极材料125、 127, 并以一个蚀刻在两个区域中进行蚀刻。这样，本发明的实施方式提供 的制造技术只需要对通常的SOI FinFET工艺稍作改动，因而得到一 种容易进行制造的工艺，所得到的FET结构131和FinFET结构130 之间的栅极阶梯高度差可忽略。尽管图IO和11具体图示了第二种实 施方式，但是本领域的普通技术人员容易理解图10和11也提供了第 一种实施方式的另外的视图，只不过不包括在第一种实施方式中提供 的STI区lll。另外，图11中的虚线AA-AA'提供了图9的剖面图的 分界线。
在形成FET结构131和FinFET结构130之后，对器件100、 102 进行传统的处理以形成其余的集成电路结构，包括互连、接触、布线 层等(未图示)，它们都形成在器件层之上。另外，根据传统的制造 技术，可以在器件IOO、 102上形成若干镶嵌层(未图示)。
图1到图11所图解的结构通过将敏感器件设置在衬底103中而 不是设置在隐埋隔离层105上方的区域中(这与传统方法不同)而实 现了对敏感器件的更好的热控制。另外，模拟和ESD器件受益于这 种得到改善的热控制。建构在衬底103中的器件还可以支持衬底偏压 以获得改善的电源管理。另外，图l到图11所示的结构的加工复杂 度小得多，实施成本低，同时提供了比传统的器件和工艺更好的热控 制。
在图12到14的流程图中图解了本发明的另一种实施方式，包括 参照图1到11所描述的部件的说明。从而，图12描述了一种形成集 成电路100的方法，其中，该方法包括提供(201)衬底103，在衬 底上形成(203 )隐埋隔离层105,以及将半导体层115接合(205)
到隐埋隔离层105。该方法下面的步骤包括在衬底103中配置(207) 阱区104、 106、 108、 110，在衬底103中可选地配置(209) STI区 111，去除(2U)隐埋隔离层105的一部分，同时地在隐埋隔离层105 上形成(213) FinFET 130和在衬底103中形成FET 131。之后，该 方法包括平面化(215 ) FET栅极127和FinFET栅极125。在一种实 施方式中，隐埋隔离层105由隐埋氧化物形成。
如图13的流程图所示，形成(213) FinFET130的工艺包括 在半导体层115上形成(223 )第一 FinFET电介质层117;蚀刻(225 ) 隐埋隔离层105上的半导体层115，其中，半导体层115包括侧壁； 选择性去除(227)部分隐埋隔离层；沿着半导体层115的每一个侧 壁在衬底103上配置(229 )第二 FinFET电介质层123;在第一和第 二电介质层117、123上形成(231 )FinFET栅极区125;以及在FinFET 栅极区125的相对侧上形成(233) FinFET源/漏区122。
如图14的流程图所示，形成(213)FET131的工艺(与FinFET 130的形成同时发生)包括在衬底103上形成(241) FET栅电介 质层123;在FET栅电介质层123上形成(243 ) FET栅极区127， 其中FET栅电介质层123与FET栅极区127相邻；在村底103中形 成(245) FET源/漏区121。另外，FET栅电介质层123形成在FET 栅极区127和衬底103之间。另外，FinFET栅极区125和FET栅极 区127中的每一个都包括多晶硅。
衬底103中的平面型IC器件131与FinFET SOI器件130的集 成可以用来生产许多类型的IC器件，包括逻辑门、存储单元、模拟 电路、ESD器件、电容器、电阻器等。本发明的各实施方式的另一个 优点是能够通过将关键器件作为平面型器件131建构在村底103中而 对这些关键器件进行热控制。
总体上，本发明的各实施方式提供了一种结构100、 102，其包 括衬底103，衬底103上的隐埋隔离层105，隐埋隔离层105上的 FinFET 130,集成在衬底103中的FET 131，其中FET栅极127与 FinFET栅极125在同一平面内。本发明的各实施方式提供了 一种容
易实现的集成技术，利用它平面型逻辑集成电路器件130与FinFET 器件131结合起来，并形成为使得FET栅极127和FinFET栅极125 在同一个制造步骤中形成。例如，FET栅极材料127和FinFET栅极 材料125的淀积同时发生，FET栅极材料127和FinFET栅极材料125 的平面化同时发生。FET栅极127和FinFET栅极125被平面化到相 同的上部高度，这样就不必需要额外的光刻和蚀刻工艺，从而减少了 制造步骤的数量，使得制造成本总体上降低。
上面对具体实施方式
的描述充分地揭示了本发明的总体特性，其 他人能够利用现有的知识轻易地修改这些具体的实施方式或者使之 适应各种应用而不脱离本发明的总体构思。因此，这样的适应或者修 改应当被理解为在所公开的实施方式的等效方案的范围之内。应当理 解，这里所用的术语和用词是为了说明的目的而不是为了限制。因此， 尽管针对优选实施方式对本发明的实施方式进行了描述，但是本领域
权利要求
1.一种结构，包括衬底；在所述衬底上的隐埋隔离层；在所述隐埋隔离层上的鳍式场效应晶体管(FinFET)；以及在所述衬底中的场效应晶体管FET，其中，所述FET的栅极区与所述FinFET的栅极区在同一平面内。
2. 如权利要求l所述的结构，还包括在所述衬底中的后向阱区。
3. 如权利要求l所述的结构，其中所述FinFET包括 包括侧壁的半导体层； 在该半导体层上的第一电介质层； 沿着该半导体层的每一个所述侧壁的第二电介质层； 在第一和第二电介质层上的所述FinFET栅极区；以及 在所述FinFET栅极区相对侧上的FinFET源/漏区。
4. 如权利要求l所述的结构，其中所述FET包括 在FET栅极区的相对侧上的FET源/漏区；以及 在所述FET栅极区和所述衬底之间的栅电介质层。
5. 如权利要求l所述的结构，还包括在所述衬底中的浅沟槽隔离区。
6. —种结构，包括 绝缘体上硅(SOI)晶片，包括 衬底；所述衬底上的隐埋隔离层；以及 在该隐埋隔离层上的半导体层；在该隐埋隔离层上的鳍式场效应晶体管(FinFET);以及 集成在该衬底中的场效应晶体管(FET)，其中，所述FET的 栅极区与所述FinFET的栅极区在同一平面内。
7. 如权利要求6所述的结构，还包括在该衬底中的后向阱区。
8. 如权利要求6所述的结构，其中所述FinFET包括 在所述半导体层上的侧壁； 在该半导体层上的第一 FinFET电介质层； 沿着该半导体层的每一个所述侧壁的第二 FinFET电介质层； 在第一和第二 FinFET电介质层上的FinFET栅极区；以及 在所述FinFET栅极区的相对侧上的FinFET源/漏区。
9. 如权利要求6所述的结构，其中所述FET包括 在FET栅极区的相对侧上的FET源/漏区；以及 在所述FET栅极区和所述衬底之间的栅电介质层。
10. 如权利要求6所述的结构，其中所述隐埋隔离层包括隐埋氧化物。
11. 如权利要求6所述的结构，还包括在所述衬底中的浅沟槽隔离区。
12. —种形成集成有鳍式场效应晶体管(FinFET)的平面型衬 底器件的方法，该方法包括提供衬底；在所述衬底上形成隐埋隔离层； 将半导体层接合到所述隐埋隔离层；同时地在所述隐埋隔离层上形成FinFET和在所述村底中形成 场效应晶体管(FET)，其中，该FinFET包括FinFET栅极区，该 FET包括FET栅极区；以及平面化所述FinFET栅极区和所述FET栅极区。
13. 如权利要求12所述的方法，还包括在所述村底中配置阱区。
14. 如权利要求12所述的方法，其中所述形成FinFET的步骤包括在所述半导体层上形成第一 FinFET电介质层，其中该半导体层 包括侧壁；沿着所述半导体层的每一个所述侧壁在所述村底上配置第二 FinFET电介质层； 在第一和第二FinFET电介质层上形成所述FinFET栅极区；以及在所述FinFET栅极区的相对侧上形成FinFET源/漏区。
15. 如权利要求12所述的方法，其中形成所述FET的步骤包括 在所述衬底上形成FET栅电介质层；在所述FET栅电介质层上形成所述FET栅极区，其中所述FET 栅电介质层与所述FET栅极区相邻；以及 在所述衬底中形成FET源/漏区。
16. 如权利要求15所述的方法，其中，所述FET栅电介质层形 成在所述FET栅极区和所述衬底之间。
17. 如权利要求12所述的方法，还包括在所述衬底中配置浅沟 槽隔离区。
18. 如权利要求12所述的方法，其中，所述FinFET栅极区由 多晶硅形成。
19. 如权利要求12所述的方法，其中，所述FET栅极区由多晶 硅形成。
20. 如权利要求12所述的方法，其中，所述隐埋隔离层由隐埋 氧化物形成。
全文摘要
集成有鳍式场效应晶体管(FinFET)的平面型衬底器件(100)及其制造方法，包括绝缘体上硅(SOI)晶片(101)，后者包括衬底(103)；衬底(103)上的隐埋隔离层(105)；以及在该隐埋隔离层(105)上的半导体层(115)。该结构(100)还包括在该隐埋隔离层(105)上的FinFET(130)以及集成在该衬底(103)中的场效应晶体管(FET)(131)，其中，FET(127)栅极与FinFET栅极(125)在同一平面内。该结构(100)还包括配置在该衬底(103)中的后向阱区(104、106、108、110)。在一种实施方式中，该结构(100)还包括配置在衬底(103)中的浅沟槽隔离区(111)。
文档编号H01L29/786GK101103463SQ200580035484
公开日2008年1月9日 申请日期2005年10月11日 优先权日2004年10月18日
发明者布伦特·A.·安德森, 杰德·H.·兰金, 爱德华·J.·诺瓦克 申请人:国际商业机器公司