专利名称：金属氧化物半导体晶体管的制作方法
技术领域：
本发明涉及一种金属氧化物半导体晶体管和互补式金属氧化物半导体晶体管的制作方法，特别是涉及一种先制作源极/漏极延伸区，再制作外延层的金属氧化物半导体晶体管和互补式金属氧化物半导体晶体管的制作方法。
背景技术：
随着半导体元件尺寸越来越小，晶体管工艺步骤也有许多的改进，以期制造出小体积、高质量的晶体管。
现有技术的晶体管工艺是在硅基底上形成栅极结构之后，再利用可降低热预算(thermal budget)的离子注入法，以在栅极结构相对两侧的硅基底中形成源极延伸(source extension)区与漏极延伸(drain extension)区，或者称为轻掺杂(lightly doped drain，LDD)源极/漏极。接着，在栅极结构侧边形成间隙壁(spacer)，并利用此栅极结构及间隙壁作为掩模，进行离子注入步骤，以在硅基底中形成源极/漏极区。而为了要在电路中将晶体管的栅极、源极与漏极适当电连接，因此需要形成接触插塞(contact plug)来进行导通。且为了改善金属材料的接触插塞与半导体材料的栅极结构、源极/漏极区之间的欧姆接触(Ohmic contact)，通常会再利用自动对准金属硅化物(self-aligned silicide，salicide)工艺，在栅极结构、源极/漏极区的表面形成金属硅化物。
然而，在进行自动对准金属硅化物工艺中，金属层中的金属会扩散进硅基底中并消耗掉源极/漏极区中的硅，不但原本源极/漏极区中的晶格结构会遭到破坏，甚至导致漏极/源极和基底之间的PN接合与金属硅化物过近，而产生漏电。尤其在超浅结(ultra shallow junction，USL)的设计中，更可能会造成元件失效的状况。
目前，优选的解决方法是利用选择性外延成长(selective epitaxial growth，SEG)工艺，架高晶体管的漏极/源极，以避免金属硅化物与硅基底直接接触，同时维持源极/漏极延伸区。但是，选择性外延工艺的温度，高达摄氏690度至790度，所以会破坏已形成的源极/漏极延伸区。因此如何研发出一种能制作源极/漏极延伸区又同时能制作外延层的方法，为重要该领域重要课题。
发明内容
本发明提供一种制作金属氧化物半导体晶体管的方法，以解决上述问题。
本发明提供一种制作金属氧化物半导体晶体管的方法，包括提供一基底；且在基底上形成一栅极结构；又在栅极结构周围形成一偏间隙壁；在偏间隙壁周围形成一牺牲间隙壁。再者，在栅极结构的两侧形成多个外延层，且外延层位于牺牲间隙壁的外侧，之后去除牺牲间隙壁，并在偏间隙壁外侧的基底中以及外延层中形成多个漏极/源极延伸区。
本发明提供一种制作互补式金属氧化物半导体晶体管的方法，包括提供一基底；并在基底上形成第一栅极结构、第二栅极结构；且在第一、第二栅极结构周围形成第一、第二偏间隙壁；再在第二偏间隙壁周围形成一牺牲间隙壁。接着，在第二栅极结构的两侧形成多个外延层，这些外延层位于该牺牲间隙壁的外侧，然后，去除牺牲间隙壁，在第一栅极结构的两侧的基底中形成多个第一漏极/源极延伸区，以及在第二栅极结构的第二偏间隙壁外侧的基底中形成多个第二漏极/源极延伸区。
本发明提供一种制作互补式金属氧化物半导体晶体管的方法，包括提供一基底；在基底上形成第一、第二栅极结构；在第一、第二栅极结构周围形成第一、第二偏间隙壁。接着，在第一、第二偏间隙壁周围形成第一、第二牺牲间隙壁，在第一、第二栅极结构的两侧形成多个外延层，这些外延层分别位于第一、第二牺牲间隙壁的外侧。然后，去除第一、第二牺牲间隙壁，以及在第一、第二栅极结构的两侧的基底中形成多个第一、第二漏极/源极延伸区。
由于本发明的源极/漏极延伸区在选择性外延工艺之后制作，所以选择性外延工艺的高温不会破坏源极/漏极延伸区，使得本发明所制作的晶体管具有超浅结又具有外延层，金属硅化物与基底不会直接接触，同时又维持源极/漏极延伸区。
图1至图4为本发明第一优选实施例的制作方法示意图。
图5至图8为本发明第二优选实施例的制作方法示意图。
图9至图12为本发明第三优选实施例的制作方法示意图。
简单符号说明100、500、900半导体芯片102、502、902基底104、504、506、904、906 栅极结构106、508、514、908、914 栅极氧化层108、510、516、910、916 掺杂多晶硅层110、512、518、912、918 顶保护层111、511、911浅沟隔离112、520、522、920、922 偏间隙壁114、524、924、926 牺牲间隙壁202、530、1002、1004 凹槽204、602、1006、1008 外延层304、702、704、1102、1104漏极/源极延伸区402、806、808、1206、1208漏极/源极503、903 掺杂阱526 氮化硅层528 图案化硬掩模802 次偏间隙壁302、804、1202、1204主要间隙壁具体实施方式
请参考图1至图4，图1至图4为本发明第一优选实施例的制作方法示意图。半导体芯片100具有基底102、栅极结构104和包围着栅极结构104的浅沟隔离(STI)111，且栅极结构104包括有栅极绝缘层106、掺杂多晶硅层(doped poly-silicon)108和顶保护层(cap layer)110。
随后利用沉积(deposition)工艺和各向异性蚀刻(anisotropic etching)工艺，在栅极结构104周围形成偏间隙壁(offset spacer)112。接着，在基底102和栅极结构104上方沉积氮化硅层(未显示)，然后，进行各向异性回蚀刻，以在偏间隙壁112周围再形成牺牲间隙壁114。
请参考图2，以栅极结构104的顶保护层110以及牺牲间隙壁114为蚀刻掩模，进行蚀刻工艺，以在栅极结构104相对两侧的基底102中分别形成凹槽(recess)202。接着，进行选择性外延(selective epitaxial growth，SEG)工艺，在各凹槽202中形成外延层204，其中外延层204的材料可为硅、锗化硅(SiGe)或者碳化硅(SiC)。然后，去除牺牲间隙壁114，接下来，进行轻掺杂离子注入工艺和激光退火(laser anneal)，在栅极结构104的偏间隙壁112两侧的基底102和外延层204的表面，形成漏极/源极延伸区304。
请参考图4，再沉积覆盖在栅极结构104、偏间隙壁112、外延层204和基底102上的氮化硅层(未显示)，并进行各向异性蚀刻，以在偏间隙壁112周围再形成主要间隙壁302。接着，利用顶保护层110以及主要间隙壁302作为离子注入掩模，进行离子注入和激光退火，以在主要间隙壁302外侧的外延层204中形成漏极/源极402。之后，进行自对准金属硅化物(salicide)工艺，以在栅极结构104、漏极/源极402上方分别形成金属硅化物(未显示)。而其中栅极结构104和漏极/源极402构成金属氧化物半导体晶体管。
在此第一优选实施例中，除上述制作漏极/源极402的作法外，另外还可在制作外延层204时，直接在选择性外延时加入掺杂物，使得形成的外延层204为具有掺杂物的外延，可直接作为漏极/源极；又或者可在制作外延层204时，还是外延形成不具有掺杂物的外延层204，但在外延层204完成后，牺牲间隙壁114未去除前，进行离子注入工艺，使外延层204具有掺杂物，可作为漏极/源极使用。上述实施例还适用于PMOS、NMOS，其相关工艺为本领域技术人员所熟知，在此不赘述。
请参考图5至图8，图5至图8为本发明第二优选实施例的制作方法示意图。半导体芯片500具有基底502，基底502具有掺杂阱503，在此第二优选实施例中掺杂阱503为N型阱，基底502上方具有栅极结构504、506，且另有浅沟隔离511包围着栅极结构504、506，其中栅极结构506位于掺杂阱503上方。且栅极结构504、506皆包括有栅极绝缘层508、514、掺杂多晶硅层510、516和顶保护层512、518。
随后利用氮化硅沉积工艺和各向异性蚀刻工艺，在栅极结构504周围形成偏间隙壁520，接着，再进行沉积工艺和各向异性蚀刻工艺，在栅极结构506周围形成偏间隙壁522，且偏间隙壁522由非氮化硅的介电材料构成。接着，在基底502和栅极结构504、506上方沉积一层氮化硅层526。后续在在氮化硅层526上方形成图案化硬掩模528，例如图案化光致抗蚀剂层，且此图案化硬掩模528位于栅极结构504和部分基底502的上方。接下来，对氮化硅层526进行各向异性蚀刻，并以图案化硬掩模528为蚀刻掩模，以在栅极结构506的偏间隙壁522周围形成牺牲间隙壁524。接着，利用图案化硬掩模528、栅极结构506的顶保护层518以及牺牲间隙壁524作为蚀刻掩模，进行蚀刻工艺，以在栅极结构506相对两侧的基底502中各形成凹槽530，而凹槽530完成后，即可去除图案化硬掩模528。
请参考图6，接着，进行选择性外延工艺，在各凹槽530中分别形成外延层602，其中外延层602的材料可为硅、锗化硅(SiGe)或者碳化硅(SiC)。
请参考图7，进行蚀刻工艺，移除氮化硅层526、偏间隙壁520、牺牲间隙壁524。接下来，利用掩模(未显示)，例如图案化光致抗蚀剂层，遮盖住栅极结构506和部分基底502，并进行离子注入工艺和激光退火，以在栅极结构504两侧的基底502中，形成漏极/源极延伸区702。尔后，去除覆盖在栅极结构506上的掩模，并再形成另一个掩模(未显示)，例如图案化光致抗蚀剂层，遮盖住栅极结构504和部分基底502，进行离子注入和激光退火，以在栅极结构506两侧的掺杂阱503中以及外延层602的表面，形成漏极/源极延伸区704。在本第二优选实施例中，漏极/源极延伸区702为N型轻掺杂区域，而漏极/源极延伸区704为P型轻掺杂区域。另外，除上述先形成漏极/源极延伸区702，后形成漏极/源极延伸区704的工艺外，还可在其它变化型的工艺中，先形成漏极/源极延伸区704，后形成漏极/源极延伸区702。
请参考图8，接着，在基底502上再沉积一氮化硅层(未显示)，并进行各向异性蚀刻，以在栅极结构504周围形成次偏间隙壁802，且在栅极结构506的偏间隙壁112周围形成主要间隙壁804。接下来，利用掩模(未显示)，例如图案化光致抗蚀剂层，以遮盖住栅极结构506和部分基底502，并进行离子注入工艺和激光退火，以在栅极结构504的次偏间隙壁802以外的两侧的基底502中，形成漏极/源极806。尔后，去除覆盖在栅极结构506上的掩模，并再形成另一个掩模(未显示)，例如图案化光致抗蚀剂层，遮盖住栅极结构504和部分基底502，再进行离子注入工艺和激光退火，以在栅极结构506的主要间隙壁804的两侧的外延层602中，形成漏极/源极808。另外，除上述先形成漏极/源极806，后形成漏极/源极808的工艺外，还可在其它变化型的工艺中，先形成漏极/源极808，后形成漏极/源极806。之后，再进行自对准金属硅化物(salicide)工艺，以在栅极结构504、506、漏极/源极806、808上方，形成金属硅化物(未显示)。而其中栅极结构504、506、漏极/源极806、808构成互补式金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)晶体管。
在此第二优选实施例中，除上述制作漏极/源极808的作法外，还可在制作外延层602时，直接在选择性外延时加入掺杂物，则形成的外延层602为具有掺杂物的外延，并作为漏极/源极使用；又或者可在制作外延层602时，还是外延形成不具有掺杂物的外延层602，但在外延层602完成后，且牺牲间隙壁524未去除前，进行离子注入工艺，使外延层602具有掺杂物，利用其作为漏极/源极。上述工艺是以PMOS具有外延层的CMOS作为说明，而本发明也适用于NMOS具有外延层的CMOS。
请参考图9至图12，图9至图12为本发明第三优选实施例的制作方法示意图。如图9所示，半导体芯片900具有基底902，基底902具有掺杂阱903，在此第三优选实施例中掺杂阱903为N型阱，基底902上方具有栅极结构904、906，且另有浅沟隔离911包围着栅极结构904、906，其中栅极结构906位于该掺杂阱903上方。且栅极结构904、906皆包括有栅极绝缘层908、914、掺杂多晶硅层910、916和顶保护层912、918。
随后利用沉积工艺和各向异性蚀刻工艺，在栅极结构904、906周围形成分别偏间隙壁920、922。接着，在基底902和栅极结构904、906上方沉积一层氮化硅层(未显示)，并进行各向异性蚀刻工艺，在栅极结构904、906周围的偏间隙壁920、922外侧，分别再形成牺牲间隙壁924、926。值得注意的是，偏间隙壁920、922和牺牲间隙壁924、926由不同蚀刻选择比的材料组成。
请参考图10，接着进行蚀刻工艺，以利用栅极结构904、906的顶保护层912、918及牺牲间隙壁924、926作为蚀刻掩模，使得牺牲间隙壁924两侧的基底902中，形成凹槽1002，且在牺牲间隙壁926两侧的掺杂阱903中，形成凹槽1004。接着，进行选择性外延工艺，在凹槽1002、1004中分别形成外延层1006、1008，其中外延层1006、1008的材料可为硅、锗化硅(SiGe)或者碳化硅(SiC)。
请参考图11，进行蚀刻工艺，移除牺牲间隙壁924、926。接下来，在栅极结构906和部分基底902上形成图案化光致抗蚀剂层(未显示)，并进行离子注入工艺和激光退火，在栅极结构904两侧的偏间隙壁920外侧的基底902中，以及外延层1006的表面，形成漏极/源极延伸区1102。接着，去除上述的图案化光致抗蚀剂层，并且形成另一个图案化光致抗蚀剂层，遮盖住栅极结构904和部分基底902，并进行离子注入工艺和激光退火，以在栅极结构906两侧的偏间隙壁922外侧的掺杂阱903中，以及外延层1008的表面，形成漏极/源极延伸区1104。在本第三优选实施例中，漏极/源极延伸区1102为N型轻掺杂区域，而漏极/源极延伸区1104为P型轻掺杂区域。其中，形成漏极/源极延伸区1102、1104的顺序也可调换。
请参考图12，接着，在基底902上再沉积一氮化硅层(未显示)，并进行各向异性蚀刻，以栅极结构904、906周围形成主要间隙壁1202、1204。接下来，在栅极结构906和部分基底902上形成图案化光致抗蚀剂层(未显示)，并进行离子注入工艺和激光退火，以在栅极结构904的主要间隙壁1202的两侧的外延层1006中，形成漏极/源极1206。之后，去除上述的图案化光致抗蚀剂层，并且在栅极结构904和部分基底902上形成另一个图案化光致抗蚀剂层(未显示)，并进行离子注入工艺和激光退火，以在栅极结构906的主要间隙壁1204的两侧的外延层1008中，形成漏极/源极1208。最后，再进行自对准金属硅化物(salicide)工艺，以在栅极结构904、906、漏极/源极1206、1208上方，形成金属硅化物(未显示)。而其中栅极结构904、906、漏极/源极1206、1208构成互补式金属氧化物半导体晶体管。
在此第三优选实施例中，除上述制作漏极/源极1206、1208的作法外，亦可在制作外延层1006、1008时，直接在选择性外延时加入掺杂物，则形成的外延层1006、1008为具有掺杂物的外延，可作为漏极/源极；又或者可在制作外延层1006、1008时，还是外延成不具有掺杂物的外延层1006、1008，但在外延层1006、1008完成后，且牺牲间隙壁924、926未去除前，进行离子注入工艺，使外延层1006、1008具有掺杂物，将外延层1006、1008作为漏极/源极使用。本发明并不局限在上述工艺中PMOS和NMOS在同一工艺中蚀刻凹槽、进行外延，也可依照需求利用硬掩模，分别制作PMOS和NMOS的凹槽和外延层。
又值得注意的是，在前述各优选实施例中，基底的材料可为硅基底、硅覆绝缘基底、或者各种含有硅、锗、锗化硅、碳化硅等化合物的基底；栅极绝缘层可由氧化层、氧化氮、氮层、二氧化硅，或硅酸铪(hafnium silicates)这类高介电常数(High-k)材料构成。而栅极不仅可由上述的多晶硅构成，也可由金属等导电材料构成，甚至可为虚设(dummy)栅极。另外，牺牲间隙壁、主要间隙壁则可由OO、ON、OON、ONO、ONONO等材料构成，而金属硅化物的金属部分可由钛(Ti)、钴(Co)、镍(Ni)等金属所构成。
由于本发明的源极/漏极延伸区在选择性外延工艺之后制作，所以选择性外延工艺的高温不会破坏源极/漏极延伸区，使得本发明所制作的晶体管具有超浅结又具有外延层，金属硅化物与基底不会直接接触，同时又维持源极/漏极延伸区。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作金属氧化物半导体晶体管的方法，包括提供基底；在所述基底上形成栅极结构；在所述栅极结构周围形成偏间隙壁；在所述偏间隙壁周围形成牺牲间隙壁；在所述栅极结构的两侧形成二外延层，且所述外延层位于所述牺牲间隙壁的外侧；去除所述牺牲间隙壁；以及在所述偏间隙壁外侧的所述基底中，以及所述外延层中形成多个漏极/源极延伸区。
2.如权利要求1所述的方法，其中形成所述外延层的步骤，包括以所述栅极结构及所述牺牲间隙壁作为掩模，进行蚀刻工艺，以在所述栅极结构两侧的所述基底中形成二凹槽；以及进行选择性外延工艺，以在所述凹槽中形成所述外延层。
3.如权利要求2所述的方法，其中所述外延层完成后，进行离子注入工艺，在所述外延层中注入掺杂物。
4.如权利要求2所述的方法，其中所述选择性外延工艺的外延材料包括有掺杂物。
5.如权利要求1所述的方法，其中所述漏极/源极延伸区完成后，还包括以下步骤在所述偏间隙壁外侧和部分所述外延层上方形成主要间隙壁；以及以所述主要间隙壁作为掩模，进行离子注入工艺，在未被所述主要间隙壁覆盖的所述外延层中形成多个漏极/源极。
6.一种制作互补式金属氧化物半导体晶体管的方法，包括提供基底；在所述基底上形成第一栅极结构、第二栅极结构；在所述第一栅极结构周围形成第一偏间隙壁；在所述第二栅极结构周围形成第二偏间隙壁；在所述第二偏间隙壁周围形成牺牲间隙壁；在所述第二栅极结构的两侧形成二外延层，且所述外延层位于所述牺牲间隙壁的外侧；去除所述第一偏间隙壁和所述牺牲间隙壁；在所述第一栅极结构的两侧的所述基底中形成二第一漏极/源极延伸区；以及在所述第二栅极结构的所述第二偏间隙壁外侧的所述基底中形成二第二漏极/源极延伸区。
7.如权利要求6所述的方法，其中所述第二偏间隙壁和所述牺牲间隙壁由不同蚀刻选择比的材料组成。
8.如权利要求6所述的方法，其中形成所述外延层的步骤，包括在所述第一栅极结构和部分所述基底上方，形成图案化硬掩模；进行蚀刻工艺，以所述图案化硬掩模、所述第二栅极结构及所述牺牲间隙壁作为蚀刻掩模，以在所述第二栅极结构两侧形成二凹槽；去除所述图案化硬掩模；以及进行选择性外延工艺，以形成所述外延层在所述凹槽中。
9.如权利要求6所述的方法，其中所述外延层完成后，还包括进行离子注入工艺，在所述外延层中注入掺杂物。
10.如权利要求6所述的方法，其中所述选择性外延工艺的外延材料包括有掺杂物。
11.如权利要求6所述的方法，其中所述第一、第二漏极/源极延伸区完成后，又包括以下步骤在所述第二偏间隙壁外侧和部分所述外延层上方形成主要间隙壁，以及在所述第一栅极结构周围形成次偏间隙壁；在所述第二栅极结构和部分所述基底上方形成第一光致抗蚀剂层；进行第一离子注入工艺，以在所述第一栅极结构的两侧的所述基底中形成二第一漏极/源极；去除所述第一光致抗蚀剂层；在所述第一栅极结构和部分所述基底上方形成第二光致抗蚀剂层；以及进行第二离子注入工艺，在未被所述主要间隙壁覆盖的所述外延层中形成二第二漏极/源极。
12.一种制作互补式金属氧化物半导体晶体管的方法，包括提供基底；在所述基底上形成第一栅极结构、第二栅极结构；在所述第一栅极结构周围形成第一偏间隙壁，在所述第二栅极结构周围形成第二偏间隙壁；在所述第一偏间隙壁周围形成第一牺牲间隙壁，并在所述第二偏间隙壁周围所述形成第二牺牲间隙壁；在所述第一、第二栅极结构的两侧形成多个外延层，所述外延层分别位于所述第一、第二牺牲间隙壁的外侧；去除所述第一、第二牺牲间隙壁；以及在所述第一、第二栅极结构的两侧的所述基底中形成多个第一、第二漏极/源极延伸区。
13.如权利要求12所述的方法，其中形成所述外延层的步骤，包括在所述基底上形成图案化硬掩模；进行蚀刻工艺，以所述图案化硬掩模作为蚀刻掩模，以在所述第一、第二栅极结构两侧形成多个凹槽；去除所述图案化硬掩模；以及进行选择性外延工艺，以在所述凹槽中形成所述外延层。
14.如权利要求12所述的方法，其中所述外延层完成后，包括以下步骤在所述第二栅极结构和部分所述基底上形成第一图案化光致抗蚀剂层；进行第一离子注入工艺，在所述第一栅极结构两侧的所述外延层中注入掺杂物；以及去除所述第一图案化光致抗蚀剂层。
15.如权利要求12所述的方法，其中所述外延层完成后，包括以下步骤在所述第一栅极结构和部分所述基底上形成第二图案化光致抗蚀剂层；以及进行第二离子注入工艺，在所述第二栅极结构两侧的所述外延层中注入掺杂物。
16.如权利要求12所述的方法，其中所述选择性外延工艺的外延材料包括有掺杂物。
17.如权利要求12所述的方法，其中在所述第一、第二漏极/源极延伸区完成后，还包括以下步骤在所述第一、第二偏间隙壁外侧和部分所述外延层上方形成主要间隙壁；在所述第二栅极结构和部分所述基底上方形成第一光致抗蚀剂层；进行第一离子注入工艺，以在未被所述主要间隙壁覆盖的所述外延层中形成多个第一漏极/源极；去除所述第一光致抗蚀剂层；在所述第一栅极结构和部分所述基底上方形成第二光致抗蚀剂层；以及进行第二离子注入工艺，在未被所述主要间隙壁覆盖的所述外延层中形成多个第二漏极/源极。
全文摘要
本发明公开了一种制作金属氧化物半导体晶体管的方法，所述方法包括提供一基底，且在基底上形成一栅极结构，又在栅极结构周围形成一偏间隙壁，在偏间隙壁周围形成一牺牲间隙壁。再者，在栅极结构的两侧形成多个外延层，且外延层位于牺牲间隙壁的外侧，之后去除牺牲间隙壁，并在偏间隙壁外侧的基底中以及外延层中形成多个漏极/源极延伸区。由于本发明的源极/漏极延伸区在选择性外延工艺之后制作，所以选择性外延工艺的高温不会破坏源极/漏极延伸区。
文档编号H01L21/70GK101083211SQ20061008422
公开日2007年12月5日 申请日期2006年5月29日 优先权日2006年5月29日
发明者蓝邦强, 蔡振华, 林育信, 蔡宗龙, 蔡成宗 申请人:联华电子股份有限公司