专利名称：半导体元件的制造方法
技术领域：
本发明涉及使用于半导体集成电路的工艺的等离子体剥除工艺(plasmastrip process)，尤其涉及一种工艺，用于剥除光致抗蚀剂与移除一衬层(liner)于一等离子体 反应腔体中。
背景技术：
于集成电路(IC)工艺的步骤中，应用于晶体管制造方法中的所有主要光致抗蚀剂移除方法，以晶片温度通常大于250°C，且通常使用氧气作为主要气体的后段剥除 工艺(downstream stripping processes)为目前主要盛行的方法。与二氧化娃蚀亥丨J 工艺(silicon dioxide etching process)相比，目前使用的光致抗蚀剂剥除工艺(PR stripping process)可进行一或两步骤，且一般于不同的腔体中进行。公知剥除与残余物 (residues)移除工艺中，第一步骤先进行后续的接触插塞与停止层的蚀刻，一般为大多数 氧气供给到等离子体源中，且于第二步骤中，可使用湿式化学(wet chemcials)或少量的形 成气体(forming gas)或含氟气体(f luorinated gas)，以移除残余物(residues)。传统光 致抗蚀剂移除工艺是于高温下使用一氧气为主的等离子体，温度为250°C的等级(order)， 例如约250°C至270°C。然而，于某些情况下，使用高温移除光致抗蚀剂会产生其它污染物， 特别是很难移除的高分子残余物。此外，湿式清洁工艺(wetclean process)倾向影响材 料的特性(例如金属的导通孔腐蚀，特别是铜)与改变介电常数值(特别是低介电常数材 料)。目前剥除光致抗蚀剂(photoresist)与蚀刻停止层(etching stop layer)的工 艺不利于元件效能，且需要加以改善。
发明内容
为克服上述现有技术的缺陷，本发明提供一种半导体元件的制造方法，包括以下 步骤提供一半导体基材，其中该半导体基材包括一导电层；一介电衬层(dielectric liner)形成于该导电层之上；一保护层(passivation layer)形成于该介电衬层之上；以 及一光致抗蚀剂层(photoresist layer)形成于该保护层之上，且该保护层具有一第一 开口暴露该保护层的一部分；利用该光致抗蚀剂层作为掩模(mask)，蚀刻该保护层的暴露 部分，以于该保护层中形成一第二开口，且暴露该介电衬层的一部分；以及于温度小于约 120°C的条件下进行一等离子体干式蚀刻工艺(plasma dry etch process)，以于相同的反 应腔体(reaction chamber)内移除该光致抗蚀剂层与该介电衬层的暴露部分，并暴露该导 电层的一部分。本发明也提供一种半导体元件的制造方法，包括以下步骤提供一半导体基材，其 中该半导体基材包括一含铜导电层；一氮氧化硅衬层(SiON liner)形成于该含铜导电层 之上；一保护层(passivation layer)形成于该氮氧化硅衬层之上；以及一光致抗蚀剂层 (photoresist layer)形成于该保护层之上，且该保护层具有一第一开口暴露该保护层的一部分，且该第一开口对应到一接合焊盘视窗(bonding pad window)的位置；利用该光致抗蚀剂层作为掩模(mask)，蚀刻该保护层的暴露部分，以于该保护层中形成一第二开口，且 暴露该氮氧化硅衬层的一部分；以及于温度小于约120°C的条件下进行一等离子体干式蚀 亥丨J工艺(plasma dry etch process),于相同的反应腔体(reaction chamber)内移除该光 致抗蚀剂层与该氮氧化硅衬层的暴露部分，并暴露该含铜导电层的一部分。本发明揭示于一相同低温等离子体干式蚀刻腔体内，进行光致抗蚀剂剥除与移除 介电衬层的工艺，其可以节省至少三次工艺的循环，此工艺较为简单且可降低工艺成本。低 温等离子体剥除工艺可以移除大多数的蚀刻剂，与复原铜的氧化，且使得接合焊盘中心不 会形成隆起。此外，本发明所揭示的工艺可以形成边缘圆弧轮廓于保护层的顶部边缘，因此 可改善介面漏电流与隔离的特性。为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合附图，作详细说明如下
图1 图3为一系列剖面图，用以说明本发明一较佳实施例的工艺阶段。图4为一流程图，用以说明本发明一较佳实施例的制作流程。其中，附图标记说明如下10 基材12 金属层间介电层(IMD)14 顶部金属层14a、14b 图案16 介电衬层18 保护层20 光致抗蚀剂层20a 开口22 开口100 保护层蚀刻工艺200 低温等离子体干式蚀刻工艺210 剥除光致抗蚀剂层220 移除介电衬层230 减少氧化铜300 湿式清洁工艺
具体实施例方式于下述叙述中，提供各种特定说明以了解本发明。然而，的本领域普通技术人员应 能了解的是，可实行这些实施例而不需要特别详细说明。于某些情况下，并不详细叙述已知 的结构与工艺，以避免不必要的混淆。说明书中出现的用语”于一个实施例”或”于一实施例”意指一特定的结构特征 (feature)、结构(structure)或特性(characteristic)包含于至少本发明的一实施例中。因此，出现于说明书中各处的用语”于一个实施例”或”于一实施例”并不代表相同的实施 例。再者，于一或多个实施例中，可以以任何合适方法结合特定的结构特征(feature)、结构 (structure)或特性(characteristic)。须注意的是，下述图形并非依据尺寸绘制，这些附 图仅为了帮助说明。
本发明揭示于一等离子体干式蚀刻反应腔体内，进行剥除光致抗蚀剂与移除介电 衬层的工艺，此工艺可以应用于形成导电结构(例如，金属内连线结构、金属线或金属栅 极)与元件(例如，存储器元件，逻辑元件，电源元件，图像感测器，或微处理器)的任何工 艺。于一特定实施例中，于一等离子体干式蚀刻反应腔体内，剥除光致抗蚀剂层与移除介电 衬层的工艺为整合一体(all-in-one)的工艺。此处，于图1至图3显示工艺的一示范实施 例，工艺包括剥除光致抗蚀剂、以及蚀刻保护层之后移除介电衬层，以定义所需的接合焊盘 结构(bonding pad configuration)。这些工艺叙述于图1 图3，而图4显示工艺步骤的 流程图。图1为一集成电路基材10用于内连线制作(interconnection fabrication)的 一实施例的剖面图。基材10可包括应用于一半导体集成电路制作的一半导体基材，且集 成电路可以形成于其中及/或其上。半导体基材可表示成任何组成，包括半导体材料，包 括但不限于，块状硅材、半导体晶片、绝缘层上覆硅(silicon-on-insulator，S0I)、或包括 锗(Ge)、砷化锗(GaAs)、磷化镓(GaP)、砷化铟(InAs)及/或磷化铟(InP)的基材。此处 的集成电路意指具有多个单独的电路元件的电子电路，例如晶体管(transistors)、二极管 (diodes)、电阻器(resistors)、电容(capacitors)、电感(inductors)及 / 或其它有源与 无源半导体元件。之后，半完成的电路进行内连线，借由使用图案化导电层与交替的绝缘层 所组成的多层结构，以完成集成电路。为了简化图示与说明，并未详细描述多层内连线结 构。请参见图1，一金属层间介电层(inter-metal dielectric layer，IMD) 12 形成 于基材10上，以作为顶部金属层间介电层(IMD)，且一顶部金属层14形成于金属层间介 电层(IMD) 12中。金属层间介电层(IMD) 12的厚度为约1000-2000埃，借由各种方法而制 得，包括旋转涂布法(spin coating)、化学气相沉积法(CVD)、及/或未来发展的沉积工艺 (future-developed exposition)。于一些实施例中，金属层间介电层(IMD) 12可包括二氧 化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、磷硅酸盐(PSG)、硼磷硅酸盐(BPSG)、含氟的 二氧化硅(F-containing SiO2)、或由相对低介电常数(小于约3. 9，如3. 5或更低)介电材 料组成的各种低介电常数薄膜(low-k film)。于一些实施例中，各种低介电常数(low-k) 材料可应用于本发明的实施例中，例如旋转涂布无机介电材料(spin-on inorganic dielectric)、旋转涂布有机介电材料、多孔性介电材料、有机高分子、有机硅玻璃、含氟硅 酸玻璃(fluorinated silicate glass，FSG)、类钻石的碳(diamond-like carbon)、含氢硅 酸盐(hydrogen silsesquioxane,HSQ)系列材料、含甲基娃酸盐(methyl silsesquioxane, MSQ)系列材料、或多孔性有机系列材料。顶部金属层14具有图案14a与图案14b，其中图案14a用以形成内连线 (interconnecting lines)，图案14b用以形成接触焊盘(contact pad)。图案14a借由内 连线及/或导通孔(via)连接到其它线路。图案14b为一末端接触区域，其为导电路线的 一部分，且具有一暴露表面可电性连接到接合焊盘(bondingpad)上。于一些实施例中，平坦化金属层14，借由例如化学机械研磨工艺(chemical mechanical polishing，CMP)，以达到一平坦化层与金属层间介电层(IMD) 12共平面。于一些实施例中，适合作为金属层14的 材料，可包括但不限于，例如铜、铜合金、铝、掺杂铜的铝、耐火金属(refractory metal)、或 其它以铜为主的导电材料。请参见图1，一介电衬层16形成于金属层间介电层(IMD) 12与顶部金属层14之 上，且一保护层(passivation layer) 18接着形成于介电衬层16之上，以保护基材10免受 湿气与污染，之后，提供一具有开口 20a的图案化光致抗蚀剂层20于保护层18之上，以定 义接合焊盘视窗(bonding pad window)。于一些实施例中，介电衬层16可作为抗反射层及/或蚀刻停止层，其厚度为约 50-2500埃，但不限于此厚度。于一实施例中，借由化学气相沉积法(CVD)或物理气相沉积 法(PVD)沉积氮氧化硅(SiON)作为介电衬层16。于其它实施例中，介电衬层16可以是氮 化硅或其他本领域普通技术人员所熟知的介电材料保护层18至少包括一种材料，此材料能够避免湿气或离子接触顶部金属层14， 例如氧化硅或氮化硅。于一些实施例中，保护层18可由单一层形成或由多层结构组成， 多层结构包括四乙氧基硅烷(TE0S oxide)、氮化硅或等离子体增强氧化硅其中之一。于 一实施例中，保护层18由两种介电材料组成，例如由等离子体增强型化学气相沉积法 (plasma enhanced chemicalvapor deposition, PECVD)制得的氧化娃层，以及位于其上 的氮化硅层，其中氮化硅层由公知的工艺形成，例如低压化学气相沉积法(low pressure chemicalvapor deposition)、紫夕卜光氮化物工艺(ultraviolet nitride process)或等离 子体增强型化学气相沉积、法(plasma enhanced chemical vapor deposition, PECVD) 于 一实施例中，保护层18由四层介电层所组成，例如氧化物/氮化物/氧化物/氮化物结构。借由旋转涂布法将光致抗蚀剂层20形成于保护层18上表面之上。涂布的光致抗 蚀剂层20接着被光刻工艺(photolithography process)图案化，例如紫外光光刻或其它 适合的工艺，以留下保护层18的暴露部分，且形成一开口 20a对应于所需接合焊盘结构。请参见图2，于步骤100中(图4)，进行保护层蚀刻工艺(passivation etchingprocess)，利用光致抗蚀剂层20图案作为蚀刻掩模(mask)蚀刻保护层18，以留下 介电衬层16的暴露部分，于保护层18中形成一开口 22，此开口对应于一所需的接合焊盘视 窗(bonding pad window)。例如，利用含氟气体的反应性离子蚀刻工艺(RIE etch)对保护 层18进行各项异性蚀刻(anisotropically etch)。对于蚀刻氧化层，使用氩气/四氟甲烷 (Ar/CF4)作为蚀刻剂，于温度约100-200°C，压力0. 1-0. 5Torr的条件下进行干式蚀刻工艺 (dry etch process) 0于蚀刻氮化硅(Si3N4)层，使用氦气/三氟化氮(He/NF3)作为蚀刻 齐U，于温度约50-150°C，压力1. 0-1. 5Torr的条件下进行干式蚀刻工艺。请参见图3，于步骤200中(图4)，进行低温等离子体干式蚀刻工艺 (lowtemperature plasma dry etch process)，于相同的反应腔体(reaction chamber) 内，进行剥除光致抗蚀剂层20与蚀刻介电衬层16的暴露部分的工艺，其中干式蚀刻工艺 牵涉低温等离子体工艺。”低温”表示等离子体工艺于温度小于约120°C下进行，例如约 10°C-9(TC。第一，于步骤210中(图4)，进行剥除光致抗蚀剂的工艺，进行低温含氧干式 等离子体工艺(low temperatureoxygen-containing dry plasma process)，以移除大多数 的光致抗蚀剂层与残余物(residue)。利用低温光致抗蚀剂剥除可以有效的剥除，且避免残余物再被烘烤附着于上(being baked on)。于一实施例中，为了剥除光致抗蚀剂层20，于温度约 20°C -30°C,压力约 20-60mTorr 下，流量 200_600sccm(standardcubic centimeters per minute)的条件下提供氧气(O2)，且施加50-1000瓦(W)的交流电功率(RF power) 0 第二，于步骤220中(图4)，进行移除介电衬层的步骤，于相同的反应腔体内进行低温含 氟干式等离子体工艺(low temperaturef luorine-containing dry plasma process)，以 移除介电衬层16的暴露部分，且暴露顶部金属层14的图案14b。于一实施例中，于温度 200C -30°C，压力10-50mTorr，流量100-300sCCm的条件下提供四氟甲烷(CF4)到反应腔体 内，于流量20-60SCCm的条件下提供三氟甲烷(CHF3)到反应腔体内，且施加50-1000瓦(W) 的交流电功率。第三，于步骤230中(图4)，进行减少氧化铜的步骤，为了复原(recover) 铜的氧化，视需要的(optionally)进行低温含氢干式等离子体工艺(low temperature hydrogen-containing dry plasma process)。例如，于温度 20°C _30°C,压力 5_80mTo:rr,流 量200-600Sccm的条件下提供氢气(H2)到反应腔体内，流量10-40Sccm的条件下提供氮气 (N2)到反应腔体内，流量50-300SCCm的条件下提供氩气(Ar)到反应腔体内，且施加50-600 瓦(W)的交流电功率。比起传统以不同的方法整合高温光致抗蚀剂剥除工艺与介电衬层干式蚀刻工 艺，本发明揭示于一相同低温等离子体干式蚀刻腔体内，进行光致抗蚀剂剥除与移除介电 衬层的工艺，其可以节省至少三次工艺的循环，此工艺较为简单且可降低工艺成本。低温 等离子体剥除工艺可以移除大多数的蚀刻剂，与复原铜的氧化，且使得接合焊盘中心不会 形成隆起(hump)。此外，本发明所揭示的工艺可以形成边缘圆弧轮廓(corner rounding profile) 18c于保护层18的顶部边缘(top corner)，因此可改善介面漏电流与隔离的特 性。于等离子体剥除工艺期间，当光致抗蚀剂层、介电衬层与大多数的蚀刻残余物被 移除后，可视需要的(optional)使用一湿式清洁工艺300，以清洁任何残留于基材10之上 的残余物。此种后续剥除清洁工艺(post-strip cleaningprocess)可依据特定元件应用 与工艺需要而施行。于一实施例中，湿式清洁工艺牵涉酸性或碱性溶液。于一实施例中，湿 式清洁工艺为简单的去离子水清洁工艺。于一些实施例中，湿式清洁工艺牵涉使用有机添 加剂。湿式清洁完成之后，即完成图4的流程。虽然本发明已以数个较佳实施例揭示如上，然而其并非用以限定本发明，任何本 领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发 明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种半导体元件的制造方法，包括以下步骤提供一半导体基材，其中该半导体基材包括一导电层；一介电衬层形成于该导电层之上；一保护层形成于该介电衬层之上；以及一光致抗蚀剂层形成于该保护层之上，且该保护层具有一第一开口暴露该保护层的一部分；利用该光致抗蚀剂层作为掩模，蚀刻该保护层的暴露部分，以于该保护层中形成一第二开口，且暴露该介电衬层的一部分；以及于温度小于约120℃的条件下进行一等离子体干式蚀刻工艺，以于相同的反应腔体内移除该光致抗蚀剂层与该介电衬层的暴露部分，并暴露该导电层的一部分。
2.如权利要求1所述的半导体元件的制造方法，其中进行该等离子体干式蚀刻工艺包 括以下步骤进行一含氧等离子体干式蚀刻工艺，以移除该光致抗蚀剂层；以及进行一含氟等离子体干式蚀刻工艺，以移除该介电衬层的暴露部分。
3.如权利要求2所述的半导体元件的制造方法，还包括进行一含氢等离子体干式蚀 刻工艺。
4.如权利要求2所述的半导体元件的制造方法，其中进行该含氟等离子体干式蚀刻工 艺包括以下步骤于流量约100-300SCCm的条件下提供四氟甲烷气体，以及流量约20-60SCCm的条件下提供三氟甲烷气体。
5.如权利要求1所述的半导体元件的制造方法，其中进行该等离子体干式蚀刻工艺于 温度约10°c -30°c下进行。
6.如权利要求1所述的半导体元件的制造方法，其中于进行该等离子体干式蚀刻工艺 之后，还包括进行一湿式清洁工艺。
7.如权利要求1所述的半导体元件的制造方法，其中进行该等离子体干式蚀刻工艺之 后，形成一边缘圆弧轮廓于该保护层的顶部边缘。
8.如权利要求1所述的半导体元件的制造方法，其中该导电层为一含铜导电层，且该 介电衬层为一氮氧化硅衬层。
9.如权利要求1所述的半导体元件的制造方法，其中该第一开口对应到一接合焊盘视 窗的位置。
全文摘要
本发明提供一种半导体元件的制造方法，此制造方法包括如下步骤提供一半导体基材，该半导体基材包括导电层；介电衬层；保护层；以及光致抗蚀剂层，且该保护层具有第一开口暴露该保护层的一部分；利用光致抗蚀剂层作为掩模，蚀刻该保护层的暴露部分，以于该保护层中形成第二开口，且暴露介电衬层的一部分；剥除图案化光致抗蚀剂层与移除介电衬层，借由于相同反应腔体内，与温度小于约120℃的条件下，进行一含氧等离子体干式蚀刻工艺与一含氟等离子体干式蚀刻工艺。本发明，其可以节省至少三次工艺的循环，此工艺较为简单且可降低工艺成本，可改善介面漏电流与隔离的特性。
文档编号H01L21/311GK101840859SQ20101014336
公开日2010年9月22日 申请日期2010年3月19日 优先权日2009年3月20日
发明者何政昌, 翁子展, 邱奕松, 邱意为 申请人:台湾积体电路制造股份有限公司