专利名称：堆叠存储器件的制作方法
技术领域：
示例实施例涉及半导体器件。此外，示例实施例涉及多层结构堆叠的存储器件。
背景技术：
随着半导体产品可能变得越来越小，对处理大量数据的需要可能越来越多。因而， 对用于半导体产品中非易失性存储器件的提高的集成度的需要也可能日益增加。在这点 上，可以考虑通过三维堆叠存储器层形成的多层存储器件。但是，可能不容易布置用于支持多层存储器件的操作的电路和/或集成密度的增 加可能受到限制。
发明内容
示例实施例可以提供能够被容易和/或高度集成的堆叠存储器件。附加方面将在下面的描述中被部分地阐明，以及部分地从该描述中明白，或者可 以通过实践示例实施例而领悟到。根据示例实施例，一种堆叠存储器件可以包括衬底；依次堆叠在该衬底上的多 个存储器组，每个存储器组包括至少一个存储器层；多个X-译码器层，该多个X-译码器层 中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间；和/或与该 多个X-译码器层交替布置的多个Y-译码器层，该多个Y-译码器层中的至少一个被布置在 该多个存储器组的每一交替相邻的两个存储器组之间。该多个X-译码器层和该多个Y-译码器层可以交替布置在该多个存储器组之间。每一个X-译码器层可以连接到该多个存储器组中的相邻两个存储器组，该相邻 两个存储器组可以被分别堆叠在每一个X-译码器层之上和之下，和/或每一个Y-译码器 层可以连接到该多个存储器组中的相邻两个存储器组，该相邻两个存储器组可以被分别堆 叠在每一个Y-译码器层之上和之下。该多个Y-译码器层可以包括多对可以与该多个X-译码器层交替的第一和第二 Y-译码器层，每一对第一和第二 Y-译码器层的第一和第二 Y-译码器层可以被互相堆叠， 和/或该多个X-译码器层的每一个可以被布置在该多个存储器组中的每一交替相邻的两 个存储器组之间。该多个X-译码器层可以包括多对可以与该多个Y-译码器层交替的第一和第二 X-译码器层，每一对第一和第二 X-译码器层的第一和第二 X-译码器层可以被互相堆叠， 和/或该多个Y-译码器层的每一个可以被布置在该多个存储器组中的每一交替相邻的两 个存储器组之间。该多个X-译码器层的每一个可以包括与多个存储器组的每一个的存储器层的数 目对应的多个X-译码器对，和/或该多个Y-译码器层的每一个可以包括与多个存储器组 的每一个的存储器层的数目对应的多个Y-译码器对。每一个存储器层的存储单元可以被 分成第一组和第二组，每一个X-译码器对的X-译码器可以单独连接到相应的存储器层的第一组和第二组，和/或每一个Y-译码器对的Y-译码器可以单独连接到相应的存储器层
的第一组和第二组。该多个X-译码器层的每一个可以包括与多个存储器组的每一个的存储器层的数 目对应的多个X-译码器，和/或该多个Y-译码器层的每一个可以包括与多个存储器组的 每一个的存储器层的数目对应的多个Y-译码器。根据示例实施例，一种堆叠存储器件可以包括布置在衬底上的多个堆叠存储器 块，该多个堆叠存储器块的每一个包括依次堆叠在该衬底上的多个存储器组，每个存储器 组包括至少一个存储器层；多个χ-译码器阵列，每个χ-译码器阵列布置在该多个存储器组 当中的每隔一个存储器组中；和/或与该多个X-译码器阵列交替布置的多个Y-译码器阵 列，每个Y-译码器阵列布置在该多个存储器组当中的每隔一个存储器组中。每一个堆叠存储器块的多个X-译码器阵列可以被布置在与相邻的堆叠存储器块 的多个Y-译码器阵列相同的层面上。多个X-译码器阵列的每一个可以包括与多个存储器组的每一个的存储器层的数 目的一半对应的多个X-译码器对，和/或每一个X-译码器对可以共同连接到至少两个存 储器层。多个Y-译码器阵列的每一个可以包括与多个存储器组的每一个的存储器层的数 目的一半对应的多个Y-译码器对，和/或每一个Y-译码器对可以共同连接到至少两个存 储器层。每一个存储器层的存储单元可以被分成第一组和第二组，每一个X-译码器对的 X-译码器可以单独连接到相应的存储器层的第一组和第二组，和/或每一个Y-译码器对的 Y-译码器可以单独连接到相应的存储器层的第一组和第二组。多个X-译码器阵列的每一个可以包括与多个存储器组的每一个的存储器层的数 目的一半对应的多个X-译码器，和/或每一个X-译码器可以共同连接到至少两个存储器 层。多个Y-译码器阵列的每一个可以包括与多个存储器组的每一个的存储器层的数目的 一半对应的多个Y-译码器，和/或每一个Y-译码器可以共同连接到至少两个存储器层。根据示例实施例，一种堆叠存储器件可以包括衬底；依次堆叠在该衬底上的多 个存储器组，每个存储器组包括至少一个存储器层；和/或在该多个存储器组的至少一个 中的至少一个译码器层。该至少一个译码器层可以包括具有至少一个χ-译码器的χ-译码 器阵列和/或具有至少一个Y-译码器的Y-译码器阵列。该至少一个译码器层的每一个中 的至少一个X-译码器阵列和至少一个Y-译码器阵列可以按照点阵图样布置。该至少一个X-译码器阵列可以包括多个X-译码器，和/或该至少一个Y-译码器 阵列可以包括多个Y-译码器。此外，该多个X-译码器阵列和多个Y-译码器阵列可以被交 替布置。一种堆叠存储器件可以包括衬底；依次堆叠在该衬底上的多个存储器组，每个 存储器组包括至少一个存储器层；多个X译码器层，该多个X译码器层中的至少一个被布置 在该多个存储器组的每一交替相邻的两个存储器组之间；和/或与该多个X译码器层交替 布置的多个Y译码器层，该多个Y译码器层中的至少一个被布置在该多个存储器组的每一 交替相邻的两个存储器组之间。一种堆叠存储器件可以包括布置在衬底上的多个堆叠存储器块。该多个堆叠存储 器块的每一个可以包括依次堆叠在衬底上的多个存储器组，每个存储器组包括至少一个 存储器层；多个X-译码器阵列，每个X-译码器阵列布置在该多个存储器组当中的每隔一个存储器组中；和/或与该多个X-译码器阵列交替布置的多个Y-译码器阵列，每个Y-译码 器阵列布置在该多个存储器组当中的每隔一个存储器组中。一种堆叠存储器件可以包括衬底；依次堆叠在该衬底上的多个存储器组，每个 存储器组包括一个或多个存储器层；在该多个存储器组的至少一个中的一个或多个译码器 层。该一个或多个译码器层可以包括具有至少一个X-译码器的X-译码器阵列和/或具有 至少一个Y-译码器的Y-译码器阵列。该一个或多个译码器层的每一个中的X-译码器阵 列和Y-译码器阵列可以按照网格图样布置。
通过下面结合附图对示例实施例的详细描述，上述和/或其它方面和优点将变得 明显且更易理解，其中图1是根据示例实施例的堆叠存储器件的剖视图；图2是根据示例实施例的图1所示的堆叠存储器件中的X-译码器层的X-译码器 阵列的示意图；图3是根据示例实施例的图1所示的堆叠存储器件中的Y-译码器层的Y-译码器 阵列的示意图；图4是示出图1所示的堆叠存储器件中存储器层、X-译码器阵列和Y-译码器阵 列之间的连接的示意图；图5是根据示例实施例的堆叠存储器件的剖视图；图6是根据示例实施例的堆叠存储器件的剖视图；图7是根据示例实施例的堆叠存储器件的剖视图；图8是根据示例实施例的堆叠存储器件的平面图；图9是根据示例实施例的沿着图8所示的堆叠存储器件的A-A'线的剖视图；图10是根据示例实施例的沿着图8所示的堆叠存储器件的B-B'线的剖视图；图11是根据示例实施例的沿着图8所示的堆叠存储器件的A-A'线的剖视图；图12是根据示例实施例的沿着图8所示的堆叠存储器件的B-B'线的剖视图；图13是根据示例实施例的堆叠存储器件的平面图；图14是根据示例实施例的沿着图13所示的堆叠存储器件的C-C'线的剖视图；图15是根据示例实施例的沿着图13所示的堆叠存储器件的D-D'线的剖视图；图16是根据示例实施例的沿着图13所示的堆叠存储器件的C-C'线的剖视图；图17是根据示例实施例的沿着图13所示的堆叠存储器件的D-D'线的剖视图；图18到21是示出根据示例实施例的堆叠存储器件中存储器层和X-译码器阵列 之间的物理连接的剖面图；图22是根据示例实施例的存储卡的示意图；和图23是根据示例实施例的电子系统的框图。
具体实施例方式现在将参考附图更完整地描述示例实施例。然而，各实施例可以被实施为许多不 同的形式，并且不应当被理解为限于这里阐述的实施例。相反，提供这些实施例以使得本公开是彻底且完全的，并且将本发明的范围充分传达给本领域技术人员。在附图中，为了清 楚，层和区域的厚度被放大。应当理解，当称一个元件“在...上”、“连接到〃、“电连接到”、“耦接到”另一个元 件时，其能够直接在另一元件上、连接到、“电连接到”、或耦接到其他元件，或者可以存在插 入元件。相反，当称一个元件“直接在...上”、“直接连接到〃、“直接电连接到”、或“直接 耦接到”另一元件时，则不存在插入元件。这里所用的，术语“和/或”包括相关列出条目的 一个或多个的任意和所有组合。应当理解，尽管这里可能使用术语第一、第二、第三等来描述各种元件、部件、区 域、层和/或区段，但是这些元件、部件、区域、层和/或区段不应当被这些术语所限制。这 些术语仅用于将一个元件、组件、区域、层和/或区段和另一个元件、部件、区域、层和/或部 件区分开来。例如，在不脱离这些示范性实施例的教导的情况下，第一元件、组件、区域、层 和/或区段可以被称为第二元件、组件、区域、层和/或分段。这里可能使用空间相对术语，如“在...之下〃、“在...下面〃、“低于〃、 “在...之上"、“在...上面"等等来简化描述，以描述图中所示的一个元件和/或特征对 另一个元件和/或特征、其他元件和/或特征的关系。应当理解，空间相对术语可以意欲包 括使用中的或操作中的设备的除了图中描述的方位之外的不同的方位。这里所用的术语仅仅是为了描述具体的示范性实施例，不意欲来限制示例实施 例。正如这里所用的，单数形式“一"、“一个"和“这个"可以意欲也包括复数形式，除非 上下文清楚地指明是单数。还应当理解，用于本说明书中的术语“包括"和/或“包含"指 定了既定特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多的其它特 征、整数、步骤、操作、元件、部件、和/或它们的分组的存在或增加。除非另有定义，这里所用的所有术语(包括技术和科学术语)具有和本领域技术 人员通常理解的相同的意思。还应当理解，诸如在通常使用的词典中定义的那些术语应当 被理解为具有和在相关技术的内容中的意思一致的意思，并且不应当被解释为理想化的或 超出正规认识的，除非这里做了特别的定义。现在将参考附图中所示的示例实施例，其中相似的参考数字通篇指代相似的元 件。图1是根据示例实施例的堆叠存储器件1的剖视图。 参考图1，堆叠存储器件1可以包括衬底110、多个存储器层120、多个X-译码器层 131和132、和/或多个Y-译码器层141至143。尽管为了方便起见在图1中示出了两个 X-译码器层131和132以及三个Y-译码器层141至143，但是堆叠存储器件1可以包括大 量的χ-译码器层和/或Y-译码器层。现在描述堆叠存储器件1的元件。
存储器层120可以被依次堆叠在衬底110上。例如，衬底110可以包括半导体晶 片。存储器层120的堆叠结构可以在提高堆叠存储器件1的集成密度和/或在增大堆叠存 储器件1的容量方面是有效的。每一个存储器层120可以包括矩阵中的存储单元阵列。可 以根据堆叠存储器件1的容量适当选择存储器层120的数目。存储器层120可以包括从由 动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪速存储器、相变随机存取存 储器(PRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、和/或磁阻随机 存取存储器(MRAM)构成的组中选择出的至少一个存储器。
存储器层120可以被分组到多个存储器组MGl至MG4，和/或存储器组MGl至MG4 可以包括相同数目的存储器层120。尽管在图1中存储器组MGl至MG4中的每一个可以包 括四个存储器层120，但是四是存储器组MGl至MG4的每一个的存储器层120的示范性数 目，并不限制示例实施例。根据示例实施例，存储器组MGl至MG4可以包括不同数目的存储 器层120。多个X-译码器层131和132以及多个Y-译码器层141至143可以被交替布置 在存储器组MGl至MG4之间。更详细地，在堆叠存储器件1中，Y-译码器层141、存储器组 MGl、X-译码器层131、存储器组MG2、Y-译码器层142、存储器组MG3、X-译码器层132、存 储器组MG4、和/或Y-译码器层143可以被依次堆叠在衬底110上。在这种情况下，X-译 码器层131和布置在X-译码器层131之下和之上的存储器组MGl和MG2可以被称为第一 基本堆叠结构10，和/或Y-译码器层142和布置在Y-译码器层142之下和之上的存储器 组MG2和MG3可以被称为第二基本堆叠结构20。现在描述第一和第二基本堆叠结构10和 20。堆叠存储器件1可以包括堆叠在衬底110上的多个第一基本堆叠结构10，并且多 个Y-译码器层141至143可以被插入在第一基本堆叠结构10之间。在第一基本堆叠结构 10中，X-译码器层131可以通过第一前连接线135F'和/或第一后连接线135B'连接到 堆叠在X-译码器层131上的存储器组MG2的存储器层120，和/或可以通过第二前连接线 135F"和/或第二后连接线135B"连接到堆叠在X-译码器层131下的存储器组MGl的存 储器层120。更详细地，第一和第二前连接线135F'和135F"和/或第一和第二后连接线 135B'和135B"可以连接到单独连接到存储器层120的X-译码器导线(未示出)。X-译 码器导线可以是字线。X-译码器层131可以与存储器组MGl和MG2的存储器层120电交换信号。例如， X-译码器层131可以译码与存储器层120的存储单元有关的X轴地址信息，和/或可以将 译码的X轴地址信息发送到存储器层120。X-译码器层131还可以电连接到衬底110上的 X-缓冲器(未示出)和/或χ-驱动器(未示出)。第一和第二前连接线135F'和135F"(如图1中的实线箭头所示)可以指示从 X-译码器层131和存储器层120的前面起在垂直于图1的表面的方向上的连接相关性。同 时，第一和第二后连接线135B'和135B"(如图1中的虚线箭头所示)可以指示从X-译 码器层131和存储器层120的后面起在垂直于图1的表面的方向上的连接相关性。因此， 第一和第二后连接线135B'和135B"没有显示在图1的剖视图中，因而用虚线箭头示出。图2是根据示例实施例的图1所示的堆叠存储器件中的X-译码器层131的X-译 码器阵列131A的示意图。参考图1和2，X-译码器层131可以包括至少一个X-译码器阵列131A。X-译码 器阵列131A可以包括多个X-译码器1311、1312、131Γ和/或1312'。尽管为了方便起 见在图2中示出了四个X-译码器1311、1312、1311'和1312'，但是X-译码器阵列131Α 可以包括许多X-译码器。存储器层120的存储单元可以被分成两组。例如，在存储器层120的存储单元当 中，奇数号的存储单元可以被分成第一组，和/或偶数号的存储单元可以被分成第二组。但 是，上述方法是示范性方法，并且可以使用不同的方法来对存储器层120的存储单元进行分组。为了译码与分成两组的存储单元有关的X轴地址信息，X-译码器阵列131A可以包 括与存储器组的存储器层120对应的多个X-译码器对。因此，X-译码器阵列131A可以包 括与每个存储器组的存储器层120的数目的两倍对应的X-译码器。由于在图1中存储器组MGl至MG4的每一个可以包括四个存储器层120，因此X-译 码器阵列131A可以包括四对X-译码器，S卩八个X-译码器。更详细地，在X-译码器阵列 131A中，两个第一 X-译码器1311和1311'可以形成第一 X-译码器对，和/或两个第二 X-译码器1312和1312'可以形成第二 X-译码器对。现在将描述每对X-译码器和存储器 层120之间的连接相关性。第一 X-译码器1311和1311'可以共同连接到在X-译码器层131之上和之下最 邻近的存储器层120。第一 X-译码器1311可以通过第一前连接线135F'连接到X-译码 器层131之上的最邻近的存储器层120中的第一组，和/或可以通过第二前连接线135F" 连接到X-译码器层131之下的最邻近的存储器层120中的第一组。第一 X-译码器1311 ‘ 可以通过第一后连接线135B'连接到X-译码器层131之上的最邻近的存储器层120中的 第二组，和/或可以通过第二后连接线135B"连接到X-译码器层131之下的最邻近的存储 器层120中的第二组。第二 X-译码器1312和1312 ‘可以共同连接到在X-译码器层131之上和之下 最邻近的存储器层120。第二 X-译码器1312可以通过第一前连接线135F'连接到X-译 码器层131之上的第二最邻近的存储器层120中的第一组，和/或可以通过第二前连接线 135F"连接到X-译码器层131之下的第二最邻近的存储器层120中的第一组。第二 X-译 码器1312'可以通过第一后连接线135B'连接到X-译码器层131之上的第二最邻近的存 储器层120中的第二组，和/或可以通过第二后连接线135B"连接到X-译码器层131之下 的第二最邻近的存储器层120中的第二组。根据示例实施例，存储器层120的存储单元可以被分成两组，和/或一对X-译码 器可以共同连接到对称地布置在X-译码器层131之上和之下的存储器层120。该对X-译 码器中的一个可以连接到存储器层120中的第一组，和/或该对X-译码器中的另一个可以 连接到存储器层120中的第二组。因而，可以降低将要由X-译码器层131译码的存储单元 的数目。因此，X-译码器层131可以降低复杂度和/或可以被简单地实现。回过来参考图1，堆叠存储器件1可以包括堆叠在衬底110上的多个第二基本堆 叠结构20，和/或多个X-译码器层131和132可以被插入在第二基本堆叠结构20之间。 在第二基本堆叠结构20中，Y-译码器层142可以通过第一左连接线145L'和第一右连接 线145R'连接到堆叠在Y-译码器层142上的存储器组MG3的存储器层120，和/或可以通 过第二左连接线145L"和第二右连接线145R"连接到堆叠在Y-译码器层142下的存储器 组MG2的存储器层120。更详细地，第一和第二左连接线145L'和145L"和/或第一和第 二右连接线145R'和145R"可以连接到单独连接到存储器层120的Y-译码器导线(未示 出)。Y-译码器导线可以是位线。Y-译码器层142可以与存储器组MG2和MG3的存储器层120电交换信号。例如， Y-译码器层142可以译码与存储器层120的存储单元有关的Y轴地址信息，和/或可以将 译码的Y轴地址信息发送到存储器层120。Y-译码器层142还可以电连接到衬底110上的 Y-缓冲器(未示出)和/或Y-驱动器(未示出)。
第一和第二左连接线145L'和145L 〃和第一和第二右连接线145R'和 145R"(如图1中的实线所示)可以指示在平行于图1的表面方向上的连接相关性。第 一和第二前连接线135F'和135F"(如实线箭头所示)和第一和第二后连接线135B'和 135B"(如虚线箭头所示)可以指示在垂直于第一和第二左连接线145L'和145L"和/ 或第一和第二右连接线145R'和145R"方向上的连接相关性。图3是根据示例实施例的图1所示的堆叠存储器件1中的Y-译码器层142的Y-译 码器阵列142A的示意图。参考图1和3，Y-译码器层142可以包括至少一个Y-译码器阵列142A。Y-译码 器阵列142A可以包括多个Y-译码器1421、1422、1421'和/或1422'。尽管为了方便起 见在图3中示出了四个Y-译码器1421、1422、1421'和1422'，但是Y-译码器阵列142A 可以包括许多Y-译码器。存储器层120的存储单元可以被分成两组。例如，在存储器层120的存储单元当 中，奇数号的存储单元可以被分成第一组，和/或偶数号的存储单元可以被分成第二组。但 是，上述方法是示范性方法，并且可以使用不同的方法来对存储器层120的存储单元进行 分组。为了译码与分成两组的存储单元有关的Y轴地址信息，Y-译码器阵列142A可以包 括与存储器组的存储器层120对应的多个Y-译码器对。Y-译码器阵列142A可以包括与每 个存储器组的存储器层120的数目的两倍对应的Y-译码器。由于在图1中存储器组MGl至MG4的每一个可以包括四个存储器层120，因此Y-译 码器阵列142A可以包括四对Y-译码器，S卩八个Y-译码器。更详细地，在Y-译码器阵列 142A中，两个第一 Y-译码器1421和1421 ‘可以形成第一 Y-译码器对，和/或两个第二 Y-译码器1422和1422'可以形成第二 Y-译码器对。现在将描述每对Y-译码器和存储器 层120之间的连接相关性。第一 Y-译码器1421和1421'可以共同连接到在Y-译码器层142之上和之下的 最邻近的存储器层120。第一 Y-译码器1421可以通过第一左连接线145L'连接到Y-译 码器层142上的最邻近的存储器层120中的第一组，和/或可以通过第二左连接线145L" 连接到Y-译码器层142下的最邻近的存储器层120中的第一组。第一 Y-译码器1421'可 以通过第一右连接线145R'连接到Y-译码器层142上的最邻近的存储器层120中的第二 组，和/或可以通过第二右连接线145R"连接到Y-译码器层142下的最邻近的存储器层 120中的第二组。第二 Y-译码器1422和1422 ‘可以共同连接到在Y-译码器层142之上和之下 第二最邻近的存储器层120。第二 Y-译码器1422可以通过第一左连接线145L'连接到 Y-译码器层142上的第二最邻近的存储器层120中的第一组，和/或可以通过第二左连接 线145L"连接到Y-译码器层142下的第二最邻近的存储器层120中的第一组。第二 Y-译 码器1422'可以通过第一右连接线145R'连接到Y-译码器层142上的第二最邻近的存储 器层120中的第二组，和/或可以通过第二右连接线145R"连接到Y-译码器层142下的第 二最邻近的存储器层120中的第二组。根据示例实施例，存储器层120的存储单元可以被分成两组，和/或一对Y-译码 器可以共同连接到对称地布置在Y-译码器层142之上和之下的存储器层120。该对Y-译 码器中的一个可以连接到存储器层120中的第一组，和/或该对Y-译码器中的另一个可以连接到存储器层120中的第二组。可以降低将要由Y-译码器层142译码的存储单元的数 目。因此，Y-译码器层142可以降低复杂度和/或可以被简单地实现。图4是示出在图1所示的堆叠存储器件1中的下和上存储器层120a和120b、下和 上X-译码器阵列131A和132A、和Y-译码器阵列142A之间的连接的示意图。参考图1和4，下和上存储器层120a和120b的每一个可以包括单元阵列。下和上 存储器层120a和120b之间的Y-译码器阵列142A可以共同连接到下和上存储器层120a和 120b。例如，下和上存储器层120a和120b的选择位线BL可以连接到Y-译码器阵列142A 的译码晶体管Td。下存储器层120a之下的下X-译码器阵列131A可以连接到下存储器层120a的选 择字线WL。上存储器层120b之上的上X-译码器阵列132A可以连接到上存储器层120b的 选择字线WL。图5是根据示例实施例的堆叠存储器件1'的剖视图。参考图5，堆叠存储器件1'可以包括衬底110、多个存储器层120、多个X-译码 器层131和132、和/或多对第一 Y-译码器层141a、142a和143a和/或第二 Y-译码器层 141b、142b和143b。堆叠存储器件1 ‘可以是由图1至4所示的堆叠存储器件1部分地修 改而来，因而这里将不会提供重复的描述。X-译码器层和一对第一和第二 Y-译码器层可以被交替布置在多个存储器组MGl 至MG4之间。更详细地，在堆叠存储器件1'中，一对第一和第二 Y-译码器层141a和141b、 存储器组MGl、X-译码器层131、存储器组MG2、一对第一和第二 Y-译码器层142a和142b、 存储器组MG3、X-译码器层132、存储器组MG4、和/或一对第一和第二 Y-译码器层143a和 143b可以依次堆叠在衬底110上。X-译码器层131和布置在X-译码器层131之下和之 上的存储器组MGl和MG2可以被称为第一基本堆叠结构10。该对第一和第二 Y-译码器层 142a和142b和布置在该对第一和第二 Y-译码器层142a和142b之下和之上的存储器组 MG2和MG3可以被称为第二基本堆叠结构20'。图5所示的第一基本堆叠结构10可以基 本上与图1所示的第一基本堆叠结构10相同，因而这里将不会提供其详细描述。堆叠存储器件1'可以包括堆叠在衬底110上的多个第二基本堆叠结构20'。多 个X-译码器层131和132可以插入在第二基本堆叠结构20'之间。在第二基本堆叠结构 20'中，第一 Y-译码器层142a可以通过第一左连接线145L'和第一右连接线145R'连接 到堆叠在第一 Y-译码器层142a上的存储器组MG3的存储器层120，和/或第二 Y-译码器 层142b可以通过第二左连接线145L"和第二右连接线145R"连接到堆叠在第二 Y-译码 器层142b下的存储器组MG2的存储器层120。第一 Y-译码器层142a可以与堆叠在第一 Y-译码器层142a上的存储器组MG3的 存储器层120电交换信号。第二 Y-译码器层142b可以与堆叠在第二 Y-译码器层142b下 的存储器组MG2的存储器层120电交换信号。根据示例实施例，相邻的两个存储器组可以共享布置在其间的X-译码器层，但是 不共享布置在其间的Y-译码器层。换句话说，由于X-译码器层和一对Y-译码器层可以被 交替布置在多个存储器组之间，因此一个X-译码器层或两个Y-译码器层可以被布置在相 邻的两个存储器组之间。因而，可以相对于相邻的两个存储器组的存储器层来分别译码Y 轴地址信 。
图6是根据示例实施例的堆叠存储器件1"的剖视图。参考图6，堆叠存储器件1"可以包括衬底110、多个存储器层120、多对第一 X-译 码器层131a、132a和133a和第二 X-译码器层131b、132b和133b、和/或多个Y-译码器层 141和142。堆叠存储器件1"可以由图1至4所示的堆叠存储器件1部分地修改而来，因 而这里将不会提供重复的描述。Y-译码器层和一对第一和第二 X-译码器层可以被交替布置在多个存储器组MGl 至MG4之间。更详细地，在堆叠存储器件1"中，一对第一和第二X-译码器层131a和131b、 存储器组MGl、Y-译码器层141、存储器组MG2、一对第一和第二 X-译码器层132a和132b、 存储器组MG3、Y-译码器层142、存储器组MG4、和/或一对第一和第二 X-译码器层133a和 133b可以依次堆叠在衬底110上。Y-译码器层141和布置在Y-译码器层141之下和之 上的存储器组MGl和MG2可以被称为第二基本堆叠结构20。该对第一和第二 X-译码器层 132a和132b和布置在该对第一和第二 X-译码器层132a和132b之下和之上的存储器组 MG2和MG3可以被称为第一基本堆叠结构10'。图6所示的第二基本堆叠结构20可以基 本上与图1所示的第二基本堆叠结构20相同，因而这里将不会提供其详细描述。堆叠存储器件1"可以包括堆叠在衬底110上的多个第一基本堆叠结构10'。多 个Y-译码器层141和142可以插入在第一基本堆叠结构10'之间。在第一基本堆叠结构 10'中，第一 X-译码器层132a可以通过第一前连接线135F'和第一后连接线135B'连接 到堆叠在第一 X-译码器层132a上的存储器组MG3的存储器层120，和/或第二 X-译码器 层132b可以通过第二前连接线135F"和第二后连接线135B"连接到堆叠在第二 X-译码 器层132b下的存储器组MG2的存储器层120。第一 X-译码器层132a可以与堆叠在第一 X-译码器层132a之上的存储器组MG3 的存储器层120电交换信号。第二 X-译码器层132b可以与堆叠在第二 X-译码器层132b 之下的存储器组MG2的存储器层120电交换信号。根据示例实施例，相邻的两个存储器组可以共享布置在其间的Y-译码器层，但是 不共享布置在其间的X-译码器层。换句话说，由于Y-译码器层和一对X-译码器层可以被 交替布置在多个存储器组之间，因此一个Y-译码器层或两个X-译码器层可以被布置在相 邻的两个存储器组之间。因而，可以相对于相邻的两个存储器组的存储器层来分别译码χ 轴地址信息。图7是根据示例实施例的堆叠存储器件2的剖视图。参考图7，堆叠存储器件2可以包括衬底210、多个存储器层220、多个X-译码器层 231和232、和/或多个Y-译码器层241至243。尽管为了方便起见在图7中示出了两个 X-译码器层231和232以及三个Y-译码器层241至243，但是堆叠存储器件2可以包括大 量的X-译码器层和/或Y-译码器层。堆叠存储器件2可以由图1所示的堆叠存储器件1 部分地修改而来，因而这里将不会提供重复的描述。多个存储器层220可以被堆叠在衬底210上并且可以被分组到多个存储器组MGl 至MG4。多个X-译码器层231和232和/或多个Y-译码器层241至243可以被交替布置 在存储器组MGl至MG4之间。X-译码器层231和布置在X-译码器层231之下和之上的存 储器组MGl和MG2可以被称为第一基本堆叠结构30。Y-译码器层242和布置在Y-译码器 层242之下和之上的存储器组MG2和MG3可以被称为第二基本堆叠结构40。现在将描述第一和第二基本堆叠结构30和40。堆叠存储器件2可以包括堆叠在衬底210上的多个第一基本堆叠结构30。多个 Y-译码器层241至243可以被插入在第一基本堆叠结构30之间。在第一基本堆叠结构30 中，X-译码器层231可以通过第一前连接线235F'和第一后连接线235B'连接到堆叠在 X-译码器层231上的存储器组MG2的存储器层220，和/或可以通过第二前连接线235F" 和第二后连接线235B"连接到堆叠在X-译码器层231下的存储器组MGl的存储器层220。存储器组MGl至MG4的一些存储器层220可以共享X-译码器导线，和/或X-译码 器导线可以是字线。在图7中，包括在存储器组MGl至MG4的每一个中的存储器层220的 第二和第三存储器层可以共享X-译码器导线。因此，X-译码器层231可以需要三个第一前 连接线235F'和/或三个第一后连接线235B'，以便连接到堆叠在X-译码器层231上的 存储器组MG2的存储器层220。同样，X-译码器层231可以需要三个第二前连接线235F" 和/或三个第二后连接线235B"，以便连接到堆叠在X-译码器层231下的存储器组MGl的 存储器层220。堆叠存储器件2可以包括堆叠在衬底210上的多个第二基本堆叠结构40。多个 X-译码器层231和232可以被插入在第二基本堆叠结构40之间。在第二基本堆叠结构40 中，Y-译码器层242可以通过第一左连接线245L'和第一右连接线245R'连接到堆叠在 Y-译码器层242之上的存储器组MG3的存储器层220，和/或可以通过第二左连接线245L" 和第二右连接线245R"连接到堆叠在Y-译码器层242之下的存储器组MG2的存储器层 220。存储器组MGl至MG4的一些存储器层220可以共享Y-译码器导线，和/或Y_译 码器导线可以是位线。在图7中，包括在存储器组MGl至MG4的每一个中的存储器层220 的第一和第二存储器层可以共享Y-译码器导线，和/或存储器层220的第三和第四存储器 层也可以共享Y-译码器导线。因此，Y-译码器层242可以需要两个第一左连接线245L' 和/或两个第二右连接线245R'，以便连接到堆叠在Y-译码器层242上的存储器组MG3的 存储器层220。Y-译码器层242可以需要两个第二左连接线245L"和/或两个第二右连接 线245R"，以便连接到堆叠在Y-译码器层242下的存储器组MG2的存储器层220。根据示例实施例，存储器组MGl至MG4的一些存储器层220可以共享X-译码器/ Y-译码器导线。可以降低X-译码器层231/Υ-译码器层242和存储器组MGl至MG4的每一 个的存储器层220之间的连接线的数目。同样，可以降低将要由X-译码器层231/Υ-译码 器层242译码的存储单元的数目。因此，X-译码器层231/Υ-译码器层242可以降低复杂 度和/或可以被简单地实现。此外，根据示例实施例，X-译码器层和一对Y-译码器层可以被交替插入在堆叠存 储器件中的多个存储器组之间。X-译码器层可以共同连接到堆叠在X-译码器层之上和之 下的存储器组，但是该对Y-译码器层可以单独连接到堆叠在该对Y-译码器层之上和之下 的存储器组。此外，根据示例实施例，Y-译码器层和一对X-译码器层可以被交替插入在堆 叠存储器件中的多个存储器组之间。Y-译码器层可以共同连接到堆叠在Y-译码器层之上 和之下的存储器组，但是该对X-译码器层可以单独连接到堆叠在该对X-译码器层之上和 之下的存储器组。图8是根据示例实施例的堆叠存储器件3的平面图。
参考图8，堆叠存储器件3可以包括衬底(未示出)上的多个存储器块，例如第一 至第九存储器块MBl至MB9。尽管为了方便起见在图8中示出了九个存储器块MBl至MB9， 但是堆叠存储器件3可以包括许多存储器块。第一至第九存储器块MBl至MB9的每一个可以包括多个存储器层和多个译码器 层，和/或布置在第一至第九存储器块MBl至MB9的每一个的某个水平面的译码器层可以 与布置在相邻存储器块的相同水平面的译码器层交替布置。更详细地，如果χ-译码器层 330被布置在第一至第九存储器块MBl至MB9的每一个的某个水平面上，则Y-译码器层340 可以被布置在相邻存储器块的相同的水平面上。因而，X-译码器和Y-译码器层330和340 可以在第一至第九存储器块MBl至MB9的相同水平面上形成网格结构。第一至第九存储器块MBl至MB9的存储器层的存储单元可以被分成第一和第二 组。这里，每一个X-译码器层330可以包括多个X-译码器阵列。X-译码器阵列可以与图 2所示的X-译码器阵列131A相似。同样，每一个Y-译码器层340可以包括多个Y-译码器 阵列。Y-译码器阵列可以与图3所示的Y-译码器阵列142A相似。更详细地，第二存储器块MB2的存储器层中的第一和第二组可以连接到第二存储 器块MB2的Y-译码器层340，第二存储器块MB2的存储器层中的第一组可以连接到第一存 储器块MBl的X-译码器层330，和/或第二存储器块MB2的存储器层的第二组可以连接到 第三存储器块MB3的X-译码器层330。因而，一个存储器块的存储器层可以连接到该存储 器块的译码器层和/或相邻存储器块的译码器层，以便译码操作该存储器层所需的X轴和 Y轴地址信息。同时，第一存储器块MBl的存储器层中的第一和第二组可以连接到第一存储器块 MBl的X-译码器层330，第一存储器块MBl的存储器层中的第一组可以连接到第四存储器 块MB4的Y-译码器层340，和/或第一存储器块MBl的存储器层中的第二组可以连接到布 置在第一存储器块MBl的左边的Y-译码器层340'。第四存储器块MB4的存储器层中的第 一和第二组可以连接到第四存储器块MB4的Y-译码器层340，第四存储器块MB4的存储器 层中的第一组可以连接到第五存储器块MB5的X-译码器层330，和/或第四存储器块MB4 的存储器层中的第二组可以连接到布置在第四存储器块MB4的顶部的X-译码器层330'。 因而，在堆叠存储器件3中，具有不足的相邻存储器块的最外面的存储器块可以需要另外 的译码器层，诸如X-译码器和Y-译码器层330'和340'，以便接收X轴和Y轴地址信息。图9是根据示例实施例的沿着图8所示的堆叠存储器件3的A-A'线的剖视图。 图10是根据示例实施例的沿着图8所示的堆叠存储器件3的B-B'线的剖视图。参考图9和10，第二、第五和第八存储器块MB2、MB5和MB8可以依次布置在线 A-A'的方向上，和/或第七、第八和第九存储器块MB7、MB8和MB9可以依次布置在衬底310 上的线B-B'的方向上。这里，第二、第五、第七、第八和第九存储器块MB2、MB5、MB7、MB8和 MB9的每一个可以对应于图1所示的堆叠存储器件1。在该堆叠存储器件3中，多个第一基 本堆叠结构50和/或多个第二基本堆叠结构55可以重复形成在衬底310上。同时，为了 更好地理解，在图9中省略了 X-译码器连接线，在图10中省略了 Y-译码器连接线。图9 所示的Y-译码器连接和图10所示的X-译码器连接的组合形成堆叠存储器件3的整体结 构。开始，现在将参考图9描述关于Y-译码器连接结构的存储器结构。
第一基本堆叠结构50可以包括交替布置在相同水平面上的Y-译码器层340和 X-译码器层330。存储器层320可以被依次布置在χ-译码器和Y-译码器层330和340的 每一个之上和之下。更详细地，第一基本堆叠结构50可以包括第二存储器块MB2的Y-译 码器层340和/或依次布置在Y-译码器层340之上和之下的存储器层320、第五存储器块 MB5的X-译码器层330和/或依次布置在X-译码器层330之上和之下的存储器层320、和 /或第八存储器块MB8的Y-译码器层340和/或依次布置在Y-译码器层340之上和之下 的存储器层320。在图9中，在第一基本堆叠结构50中，两个存储器层320可以被单独地布 置在X-译码器和Y-译码器层330和340的每一个之上和之下。在第一基本堆叠结构50中，Y-译码器层340可以被布置在第二和第八存储器块 MB2和MB8的每一个的存储器层320之间，和/或X-译码器层330被布置在第五存储器块 MB5的存储器层320之间。第二和第八存储器块MB2和MB8的每一个的存储器层320可以 连接到Y-译码器层340以便接收Y轴地址信息。第五存储器块MB5的存储器层320可以 连接到相邻存储器块(即，第二和第八存储器块MB2和MB8)的Y-译码器层340，以便接收 Y轴地址信息。更详细地，第二存储器块MB2的存储器层320中的第一和第二组可以通过第一连 接线345连接到第二存储器块MB2的Y-译码器层340，和/或第八存储器块MB8的存储器 层320中的第一和第二组可以通过第一连接线345连接到第八存储器块MB8的Y-译码器 层340。在第五存储器块MB5的存储器层320中，第一组可以通过第二连接线347连接到第 二存储器块MB2的Y-译码器层340，和/或第二组可以通过第二连接线347连接到第八存 储器块MB8的Y-译码器层340。现在将参考图10描述关于X-译码器连接结构的存储器结构。第二基本堆叠结构55可以包括交替布置在相同水平面上的X-译码器层330和 Y-译码器层340。存储器层320可以被依次布置在X-译码器330和Y-译码器层340的 每一个之上和之下。更详细地，第二基本堆叠结构55可以包括第七存储器块MB7的X-译 码器层330和/或依次布置在X-译码器层330之上和之下的存储器层320、第八存储器块 MB8的Y-译码器层340和/或依次布置在Y-译码器层340之上和之下的存储器层320、和 /或第九存储器块MB9的X-译码器层330和/或依次布置在X-译码器层330之上和之下 的存储器层320。在图10中，在第二基本堆叠结构55中，两个存储器层320可以被单独地 布置在X-译码器和Y-译码器层330和340的每一个之上和之下。在第二基本堆叠结构55中，X-译码器层330可以被布置在第七和第九存储器块 MB7和MB9的每一个的存储器层320之间，和/或Y-译码器层340被布置在第八存储器块 MB8的存储器层320之间。第七和第九存储器块MB7和MB9的每一个的存储器层320可以 连接到X-译码器层330以便接收X轴地址信息。第八存储器块MB8的存储器层320可以 连接到相邻存储器块(即，第七和第九存储器块MB7和MB9)的X-译码器层330，以便接收 X轴地址信息。更详细地，第七存储器块MB7的存储器层320中的第一和第二组可以通过第三连 接线335连接到第七存储器块MB7的X-译码器层330，和/或第九存储器块MB9的存储器 层320中的第一和第二组可以通过第三连接线335连接到第九存储器块MB9的X-译码器 层330。在第八存储器块MB8的存储器层320中，第一组可以通过第四连接线337连接到第七存储器块MB7的X-译码器层330，和/或第二组可以通过第四连接线337连接到第九存 储器块MB9的X-译码器层330。在图9和10中，X-译码器和Y-译码器层可以被交替插入在存储器块中的多个存 储器组之间，并且也可以被交替插入在相同水平面上的多个存储器块之间。因而，每个存储 器块的X-译码器层可以被布置在相邻存储器块的相同水平面上的Y-译码器层围绕。同样 地，每个存储器块的Y-译码器层可以被布置在相邻存储器块的相同水平面上的X-译码器 层围绕。因此，X-译码器和Y-译码器层可以被交替布置在衬底310上相同水平面上的存 储器块之间。根据示例实施例，在第一或第二基本堆叠结构50或55中，一个存储器块的存储器 层320可以连接到该存储器块的译码器层，和/或译码器层可以被布置在相邻存储器块的 相同水平面上。因此，可以缩短连接线以使得可以降低信号干扰和/或可以提高连接效率。由于存储器层320的存储单元可以被分成两组，因此在第一或第二基本堆叠结构 50或55中，X-译码器和Y-译码器层330和340的每一个可以包括与每个存储器块的存储 器层320的数目的一半对应的多个译码器对。由于一对译码器可以通过一对连接线连接到 存储器层320，因此存储器层320的存储单元可以被分成两组以便被译码。因此，X-译码器 和Y-译码器层330和340的每一个的译码器可以降低复杂度和/或可以提高堆叠存储器 件3的集成效率。图11是根据示例实施例的沿着图8所示的堆叠存储器件3的A-A'线的剖视图。 图12是根据示例实施例的沿着图8所示的堆叠存储器件3的B-B'线的剖视图。参考图11和12，第二、第五和第八存储器块MB2'、MB5'和MB8'可以依次布置 在线A-A'的方向上，并且第七、第八和第九存储器块MB7'、MB8'和MB9'可以依次布置 在衬底310上的线B-B'的方向上。这里，第二、第五、第七、第八和第九存储器块MB2'、 MB5'、MB7'、MB8'和MB9'的每一个可以对应于图7所示的堆叠存储器件2。在该堆叠存 储器件3'中，多个第一基本堆叠结构60和/或多个第二基本堆叠结构65可以重复形成 在衬底310上。同时，为了更好地理解，在图11中省略了 X-译码器连接线，在图12中省略 了 Y-译码器连接线。图11所示的Y-译码器连接和图12所示的X-译码器连接的组合形 成堆叠存储器件3'的整体结构。开始，现在将参考图11描述关于Y-译码器连接结构的存储器结构。第一基本堆叠结构60可以包括交替布置在相同水平面上的Y-译码器层340和 X-译码器层330以及依次布置在χ-译码器和Y-译码器层330和340的每一个之上和之 下的存储器层320。更详细地，第一基本堆叠结构60可以包括第二存储器块MB2'的Y-译 码器层340和/或依次布置在Y-译码器层340之上和之下的存储器层320、第五存储器块 MB5'的X-译码器层330和/或依次布置在X-译码器层330之上和之下的存储器层320、 和/或第八存储器块MB8 ’的Y-译码器层340和/或依次布置在Y-译码器层340之上和 之下的存储器层320。在图11中，在第一基本堆叠结构60中，两个存储器层320可以单独 布置在X-译码器和Y-译码器层330和340的每一个之上和之下。在第一基本堆叠结构60中，Y-译码器层340可以被布置在第二和第八存储器块 MB2'和MB8'的每一个的存储器层320之间，和/或X-译码器层330可以被布置在第五存 储器块MB5'的存储器层320之间。第二和第八存储器块MB2'和MB8'的每一个的存储器层320可以连接到Y-译码器层340以便接收Y轴地址信息，和/或第五存储器块MB5'的 存储器层320可以连接到相邻存储器块(S卩，第二和第八存储器块MB2'和MB8')的Y-译 码器层340，以便接收Y轴地址信息。更详细地，第二存储器块MB2'的存储器层320中的第一和第二组可以通过第一 连接线345'连接到第二存储器块MB2'的Y-译码器层340，和/或第八存储器块MB8' 的存储器层320中的第一和第二组可以通过第一连接线345'连接到第八存储器块MB8' 的Y-译码器层340。在第五存储器块MB5'的存储器层320中，第一组可以通过第二连接 线347'连接到第二存储器块MB2'的Y-译码器层340，和/或第二组可以通过第二连接线 347'连接到第八存储器块MB8'的Y-译码器层340。在这种情况下，在每个存储器组中，第一和第二存储器层320可以共享Y-译码器 导线和/或第三和第四存储器层320也可以共享Y-译码器导线。因此，第二存储器块MB2 ‘ 的Y-译码器层340可以通过一对第一连接线345'共同连接到布置在Y-译码器层340之 上的存储器层320之间的Y-译码器导线，和/或可以通过另一对第一连接线345'共同连 接到布置在Y-译码器层340之下的存储器层320之间的Y-译码器导线。第二存储器块 MB2'的Y-译码器层340可以通过一个第二连接线347'共同连接到布置在第五存储器块 MB5'的X-译码器层330之上的存储器层320之间的Y-译码器导线，和/或可以通过另一 个第二连接线347'共同连接到布置在X-译码器层330之下的存储器层320之间的Y-译 码器导线。第八存储器块MB8'的Y-译码器层340可以通过一个第二连接线347'共同连 接到布置在第五存储器块MB5'的X-译码器层330之上的存储器层320之间的Y-译码器 导线，和/或可以通过另一个第二连接线347'共同连接到布置在X-译码器层330之下的 存储器层320之间的Y-译码器导线。然后，将参考图12描述关于X-译码器连接结构的存储器结构。
0126]第二基本堆叠结构65可以包括交替布置在相同水平面上的X-译码器层330和 Y-译码器层340，和/或依次布置在χ-译码器330和Y-译码器层340的每一个之上和之 下的存储器层320。更详细地，第二基本堆叠结构65可以包括第七存储器块MB7'的X-译 码器层330和/或依次布置在X-译码器层330之上和之下的存储器层320、第八存储器块 MB8'的Y-译码器层340和/或依次布置在Y-译码器层340之上和之下的存储器层320、 和/或第九存储器块MB9 ‘的X-译码器层330和/或依次布置在X-译码器层330之上和 之下的存储器层320。在图12中，在第二基本堆叠结构65中，两个存储器层320可以单独 布置在X-译码器和Y-译码器层330和340的每一个之上和之下。在第二基本堆叠结构65中，X-译码器层330可以被布置在第七和第九存储器块 MB7'和MB9'的每一个的存储器层320之间，和/或Y-译码器层340被布置在第八存储器 块MB8'的存储器层320之间。因此，第七和第九存储器块MB7'和MB9'的每一个的存储 器层320可以连接到X-译码器层330以便接收X轴地址信息，和/或第八存储器块MB8' 的存储器层320可以连接到相邻存储器块(即，第七和第九存储器块MB7'和MB9')的 X-译码器层330以便接收X轴地址信息。更详细地，第七存储器块MB7'的存储器层320中的第一和第二组可以通过第三 连接线335'连接到第七存储器块MB7'的X-译码器层330，和/或第九存储器块MB9' 的存储器层320中的第一和第二组可以通过第三连接线335'连接到第九存储器块MB9'的X-译码器层330。在第八存储器块MB8'的存储器层320中，第一组可以通过第四连接 线337'连接到第七存储器块MB7'的X-译码器层330，和/或第二组可以通过第四连接线 337'连接到第九存储器块MB9'的X-译码器层330。在这种情况下，第二和第三存储器层320可以共享每个存储器组中的X-译码器导 线。因此，第七存储器块MB7'的X-译码器层330可以通过一对第三连接线335'共同连接 到布置在X-译码器层330之上的第二和第三存储器层320之间的X-译码器导线，和/或 可以通过另一对第三连接线335'共同连接到布置在X-译码器层330之下的第二和第三存 储器层320之间的X-译码器导线。第七存储器块MB7'的X-译码器层330可以通过一个 第四连接线337'共同连接到布置在第八存储器块MB8'的Y-译码器层340之上的第二和 第三存储器层320之间的X-译码器导线，和/或可以通过另一个第四连接线337'共同连 接到布置在第八存储器块MB8 ‘的Y-译码器层340之下的第二和第三存储器层320之间的 X-译码器导线。第九存储器块MB9'的X-译码器层330可以通过一个第四连接线337' 共同连接到布置在第八存储器块MB8'的Y-译码器层340之上的第二和第三存储器层320 之间的X-译码器导线，以及可以通过另一个第四连接线337'共同连接到布置在Y-译码器 层340之下的第二和第三存储器层320之间的X-译码器导线。尽管在图12中未示出，但是在第二基本堆叠结构65中，第七和第九存储器块 MB7'和MB9'的存储器层320可以从布置在第七和第九存储器块MB7'和MB9'的后面的 存储器块(未示出)的Y-译码器层接收Y轴地址信息。在图11和12中，X-译码器和Y-译码器层可以被交替插入在存储器块中的多个 存储器组之间，并且可以被交替插入在相同水平面上的多个存储器块之间。因而，每个存储 器块的X-译码器层可以被布置在相邻存储器块的相同水平面上的Y-译码器层围绕。同样 地，每个存储器块的Y-译码器层可以被布置在相邻存储器块的相同水平面上的X-译码器 层围绕。因此，X-译码器和Y-译码器层可以被交替布置在衬底310上相同水平面上的存 储器块之间。根据示例实施例，在第一或第二基本堆叠结构60或65中，一个存储器块的存储器 层320可以连接到该存储器块的译码器层和布置在相邻存储器块的相同水平面上的译码 器层。因此，可以缩短连接线以使得可以降低信号干扰并且可以提高连接效率。同样，由于存储器层320的存储单元可以被分成两组，因此在第一或第二基本堆 叠结构60或65中，X-译码器和Y-译码器层330和340的每一个可以包括与每个存储器 块的存储器层320的数目的一半对应的多个译码器对。由于一对译码器可以通过一对连接 线连接到存储器层320，因此存储器层320的存储单元可以被分成两组以便被译码。因此， X-译码器和Y-译码器层330和340的每一个的译码器可以降低复杂度和/或可以提高堆 叠存储器件3'的集成效率。图13是根据示例实施例的堆叠存储器件4的平面图。参考图13，堆叠存储器件4可以包括衬底(未示出)上的多个存储器块，例如第 一至第四存储器块MB 1至MB4。尽管为了方便起见在图13中示出了四个存储器块MBl至 MB4，但是堆叠存储器件4可以包括许多存储器块。堆叠存储器件4可以由图8所示的堆叠 存储器件3部分修改而来，因而这里将不会提供重复的描述。第一至第四存储器块MBl至MB4的每一个可以包括多个存储器层和多个译码器层，和/或布置在第一至第四存储器块MBl至MB4的每一个的某个水平面的译码器层可以 与布置在相邻存储器块的相同水平面的译码器层交替布置。更详细地，如果χ-译码器层 430可以被布置在第一至第四存储器块MBl至MB4的每一个的某个水平面上，则Y-译码器 层440可以被布置在相邻存储器块的相同的水平面上。因而，X-译码器和Y-译码器层430 和440可以在第一至第四存储器块MBl至MB4的相同水平面上形成网格结构。这里，每一个X-译码器层430可以包括一个或多个X-译码器阵列，和/或每一个 Y"译码器层440可以包括一个或多个Y-译码器阵列。更详细地，第一存储器块MBl的存储器层可以连接到第一存储器块MBl的X-译码 器层430，和/或可以连接到第三存储器块MB3的Y-译码器层440。第二存储器块MB2的 存储器层可以连接到第二存储器块MB2的Y-译码器层440和/或可以连接到第四存储器 块MB4的X-译码器层430。因而，在堆叠存储器件4中，即使不具有相邻存储器块的最外面 的存储器块也可以不需要另外的译码器层，以便接收X轴和Y轴地址信息。因而，可以降低 堆叠存储器件4的总面积。图14是根据示例实施例的沿着图13所示的堆叠存储器件4的C-C'线的剖视图。 图15是根据示例实施例的沿着图13所示的堆叠存储器件4的D-D'线的剖视图。参考图14和15，在衬底410上，第一和第三存储器块MBl和MB3可以被依次布置 在C-C'线的方向上，和/或第三和第四存储器块MB3和MB4可以被依次布置在D-D'线的 方向上。这里，第一、第三和第四存储器块MB1、MB3和MB4的每一个可以对应于图1所示的 堆叠存储器件1。在堆叠存储器件4中，多个第一基本堆叠结构70和/或多个第二基本堆 叠结构75可以重复形成在衬底410上。同时，为了更好地理解，在图14中省略了 X-译码 器连接线，在图15中省略了 Y-译码器连接线。图14所示的Y-译码器连接和图15所示的 X-译码器连接的组合形成堆叠存储器件4的整体结构。开始，现在将参考图14描述关于Y-译码器连接结构的存储器结构。第一基本堆叠结构70可以包括交替布置在相同水平面上的Y-译码器层440和 X-译码器层430，和/或依次布置在Y-译码器层440和X-译码器层430之上和之下的存储 器层420。更详细地，第一基本堆叠结构70可以包括第一存储器块MBl的Y-译码器层440 和/或依次布置在Y-译码器层440之上和之下的存储器层420，和/或第三存储器块MB3 的X-译码器层430和/或依次布置在X-译码器层430之上和之下的存储器层420。在图 14中，在第一基本堆叠结构70中，两个存储器层420可以被单独布置在X-译码器和Y-译 码器层430和440的每一个之上和之下。在第一基本堆叠结构70中，Y-译码器层440可以被布置在第一存储器块MBl的存 储器层420之间，和/或X-译码器层430可以被布置在第三存储器块MB3的存储器层420 之间。因此，第一存储器块MBl的存储器层420可以连接到Y-译码器层440以便接收Y轴 地址信息，和/或第三存储器块MB3的存储器层420可以连接到相邻存储器块(即，第一存 储器块MBl)的Y-译码器层440以便接收Y轴地址信息。更详细地，第一存储器块MBl的存储器层420可以通过第一连接线445连接到第 一存储器块MBl的Y-译码器层440，和/或第三存储器块MB3的存储器层420可以通过第 二连接线447连接到第一存储器块MBl的Y-译码器层440。然后，将参考图15描述关于X-译码器连接结构的存储器结构。
第二基本堆叠结构75可以包括交替布置在相同水平面上的X-译码器层430和 Y-译码器层440和/或依次布置在X-译码器430和Y-译码器层440的每一个之上和之 下的存储器层420。更详细地，第二基本堆叠结构75可以包括第三存储器块MB3的X-译 码器层430和/或依次布置在X-译码器层430之上和之下的存储器层420、和/或第四存 储器块MB4的Y-译码器层440和/或依次布置在Y-译码器层440之上和之下的存储器层 420。在图15中，在第二基本堆叠结构75中，两个存储器层420可以单独布置在X-译码器 和Y-译码器层430和440的每一个之上和之下。在第二基本堆叠结构75中，X-译码器层430可以被布置在第三存储器块MB3的存 储器层420之间，和/或Y-译码器层440可以被布置在第四存储器块MB4的存储器层420 之间。因此，第三存储器块MB3的存储器层420可以连接到X-译码器层430以便接收X轴 地址信息，和/或第四存储器块MB4的存储器层420可以连接到相邻存储器块(即，第三存 储器块MB3)的X-译码器层430以便接收X轴地址信息。更详细地，第三存储器块MB3的存储器层420可以通过第三连接线435连接到第 三存储器块MB3的X-译码器层430，和/或第四存储器块MB4的存储器层420可以通过第 四连接线437连接到第三存储器块MB3的X-译码器层430。在图14和15中，X-译码器和Y-译码器层可以被交替插入在存储器块中的多个 存储器组之间，并且也可以被交替插入在相同水平面上的多个存储器块之间。因而，每个存 储器块的X-译码器层可以被布置在相邻存储器块的相同水平面上的Y-译码器层围绕。同 样地，每个存储器块的Y-译码器层可以被布置在相邻存储器块的相同水平面上的X-译码 器层围绕。因此，X-译码器和Y-译码器层可以被交替布置在衬底410上相同水平面上的 存储器块之间。根据示例实施例，在第一或第二基本堆叠结构70或75中，一个存储器块的存储器 层420可以连接到该存储器块的译码器层和/或布置在相邻存储器块的相同水平面上的译 码器层。因此，可以缩短连接线以使得可以降低信号干扰并且可以提高连接效率。图16是根据示例实施例的沿着图13所示的堆叠存储器件4的C-C'线的剖视图。 图17是根据示例实施例的沿着图13所示的堆叠存储器件4的D-D'线的剖视图。参考图16和17，在衬底410上，第一和第三存储器块ΜΒΓ和MB3'可以被依次 布置在C-C'线的方向上，和/或第三和第四存储器块MB3'和MB4'可以被依次布置在 D-D'线的方向上。这里，第一、第三和第四存储器块MBl'、MB3'和MB4'的每一个可以对 应于图7所示的堆叠存储器件2。在堆叠存储器件4'中，多个第一基本堆叠结构80和/ 或多个第二基本堆叠结构85可以重复形成在衬底410上。同时，为了更好地理解，在图16 中省略了 X-译码器连接线，在图17中省略了 Y-译码器连接线。图16所示的Y-译码器连 接和图17所示的X-译码器连接的组合形成堆叠存储器件4'的整体结构。开始，现在将参考图16描述关于Y-译码器连接结构的存储器结构。第一基本堆叠结构80可以包括交替布置在相同水平面上的Y-译码器层440和 X-译码器层430和/或依次布置在χ-译码器430和Y-译码器层440的每一个之上和之下 的存储器层420。更详细地，第一基本堆叠结构80可以包括第一存储器块MBl'的Y-译码 器层440和/或依次布置在Y-译码器层440之上和之下的存储器层420、和/或第三存储 器块MB3 ‘的X-译码器层430和/或依次布置在X-译码器层430之上和之下的存储器层420。在图16中，在第一基本堆叠结构80中，两个存储器层420可以单独布置在X-译码器 和Y-译码器层430和440的每一个之上和之下。在第一基本堆叠结构80中，Y-译码器层440可以被布置在第一存储器块MBl'的 存储器层420之间，和/或X-译码器层430可以被布置在第三存储器块MB3'的存储器层 420之间。因此，第一存储器块MBl'的存储器层420可以连接到Y-译码器层440以便接收 Y轴地址信息，和/或第三存储器块MB3'的存储器层420可以连接到相邻存储器块(即， 第一存储器块MBl ‘)的Y-译码器层440以便接收Y轴地址信息。更详细地，第一存储器块MBl'的存储器层420可以通过第一连接线445'连接到 第一存储器块MBl'的Y-译码器层440，和/或第三存储器块MB3'的存储器层420可以通 过第二连接线447'连接到第一存储器块MBl'的Y-译码器层440。尽管图16中未示出，但是第二存储器块MB2'的每个存储器组中的第二和第三存 储器层可以从布置在第二存储器块MB2'后面的存储器块(未示出)的X-译码器层接收X 轴地址信息。同样，第八存储器块MB8'的每个存储器组中的第二和第三存储器层可以从布 置在第八存储器块MB8'后面的存储器块(未示出)的X-译码器层接收X轴地址信息。然后，将参考图17描述关于X-译码器连接结构的存储器结构。第二基本堆叠结构85可以包括交替布置在相同水平面上的X-译码器层430和 Y-译码器层440和/或依次布置在χ-译码器430和Y-译码器层440的每一个之上和之下 的存储器层420。更详细地，第二基本堆叠结构85可以包括第三存储器块MB3'的X-译码 器层430和/或依次布置在X-译码器层430之上和之下的存储器层420、和/或第四存储 器块MB4'的Y-译码器层440和/或依次布置在Y-译码器层440之上和之下的存储器层 420。在图17中，在第二基本堆叠结构85中，两个存储器层420可以单独布置在X-译码器 和Y-译码器层430和440的每一个之上和之下。在第二基本堆叠结构85中，X-译码器层430可以被布置在第三存储器块MB3 ‘的 存储器层420之间，和Y-译码器层440可以被布置在第四存储器块MB4'的存储器层420 之间。因此，第三存储器块MB3'的存储器层420可以连接到X-译码器层430以便接收X 轴地址信息，和/或第四存储器块MB4'的存储器层420可以连接到相邻存储器块(即，第 三存储器块MB3')的X-译码器层430以便接收X轴地址信息。更详细地，第三存储器块MB3'的存储器层420可以通过第三连接线435'连接到 第三存储器块MB3'的X-译码器层430，和/或第四存储器块MB4'的存储器层420可以通 过第四连接线437'连接到第三存储器块MB3'的X-译码器层430。尽管在图17中未示出，但是在第二基本堆叠结构85中，第七和第九存储器块 MB7'和MB9'的存储器层420可以从布置在第七和第九存储器块MB7'和MB9'的后面的 存储器块(未示出)的Y-译码器层接收Y轴地址信息。在图16和17中，X-译码器和Y-译码器层可以被交替插入在存储器块中的多个 存储器组之间，并且也可以被交替插入在相同水平面上的多个存储器块之间。因而，每个存 储器块的X-译码器层可以被布置在相邻存储器块的相同水平面上的Y-译码器层围绕。同 样地，每个存储器块的Y-译码器层可以被布置在相邻存储器块的相同水平面上的X-译码 器层围绕。因此，X-译码器和Y-译码器层可以被交替布置在衬底410上相同水平面上的 存储器块之间。
根据示例实施例，在第一或第二基本堆叠结构80或85中，一个存储器块的存储器 层420可以连接到该存储器块的译码器层和布置在相邻存储器块的相同水平面上的译码 器层。因此，可以缩短连接线以使得可以降低信号干扰并且可以提高连接效率。图18是示出根据示例实施例的堆叠存储器件中存储器层和X-译码器阵列X-DA 之间的物理连接的剖视图。图1至6所示的堆叠存储器件1、1'和1"可以在物理上被实 现为如图18所示。参考图18，多个存储单元MC可以被堆叠成多个层，例如三层。例如，每一个存储单 元MC可以包括可变电阻器R和二极管D。可变电阻器R可以根据施加的电压具有高电阻状 态和低电阻状态，因而可以被用作数据存储媒体。每个层的存储单元MC可以被布置成阵列 结构。多个字线WL的每一个可以在连接到存储单元MC的层的方向上延伸。因而，存储 单元MC的各层可以连接到不同的字线WL。多个位线BL可以延伸以跨接字线WL。根据示 例实施例，一个存储单元MC可以连接到字线WL和/或位线BL。字线WL可以连接到X-译码器阵列X-DA。X-译码器阵列X_DA可以包括与存储单 元MC的堆叠层的数目对应的多个X-译码器X-DEC。每一个X-译码器X-DEC可以包括译码 晶体管Td。X-译码器阵列X-DA的X-译码器X-DEC可以一一对应地连接到字线WL。图19是示出根据示例实施例的堆叠存储器件中存储器层和X-译码器阵列X-DA 之间的物理连接的剖视图。图8至10和13至15所示的堆叠存储器件3和4可以在物理 上被实现为如图19所示。参考图19，存储器块MBn-I和MBn中的多个存储单元MC可以被堆叠成多个层，例 如三层。图19所示的堆叠存储器件可以由图18中的堆叠存储器件通过扩大存储器块中的 堆叠存储器件而部分修改而来，因而这里将不会提供重复的描述。多个字线WL的每一个可以在连接到存储单元MC的层的方向上延伸。多个位线BL 可以通过在其间插入存储单元而延伸以跨接字线WL。在这种情况下，相邻存储器块MBn-I 和MBn的字线WL可以彼此连接以便连接到X-译码器阵列X-DA。X-译码器阵列X-DA可以包括一个X-译码器X-DEC，并且可以通过使用连接到 X-译码器X-DEC的字线WL来译码存储单元MC。因此，可以简单地实现X-译码器X-DEC，并 且可以大大地提高译码存储单元MC的速度。图20是示出根据示例实施例的堆叠存储器件中存储器层和X-译码器阵列X-DA 之间的物理连接的剖视图。图7所示的堆叠存储器件2可以在物理上被实现为如图20所 示。参考图20，多个存储单元MC可以被堆叠成多个层，例如四层。图20所示的堆叠存 储器件可以由图18中的堆叠存储器件部分地修改而来，因而这里将不会提供重复的描述。多个字线WL的每一个可以在共同连接到存储单元MC的两个相邻层的方向上延 伸。例如，第二和第三层的存储单元MC可以共享一个字线WL。同样，多个位线BL可以通 过在其间插入存储单元MC而延伸以跨接字线WL。例如，第一和第二层的存储单元MC可以 共享位线BLJP /或第三和第四层的存储单元MC可以共享位线BL。根据示例实施例，由于 字线WL和位线BL被共享，因此字线WL和位线BL的总数可以降低。因此，可以降低工艺成 本，并且还可以降低形成译码器所需的面积。
字线WL可以连接到X-译码器阵列X-DA。X-译码器阵列X_DA可以包括小于存储 单元MC的堆叠层的数目的多个X-译码器X-DEC。X-译码器X-DEC可以连接到字线WL。根 据示例实施例，可以通过使用共享结构来降低X-译码器X-DEC的数目。图21是示出根据示例实施例的堆叠存储器件中存储器层和X-译码器阵列X-DA 之间的物理连接的剖视图。图11和12以及16和17所示的堆叠存储器件3'和4'可以 在物理上被实现为如图21所示。参考图21，存储器块MBn-l、MBn和MBn+1中的多个存储单元MC可以被堆叠成多 个层，例如四层。图21所示的堆叠存储器件可以由图20中的堆叠存储器件通过扩大存储 器块中的堆叠存储器件而部分修改而来，因而这里将不会提供重复的描述。可以交替地布置多个字线WLe和WLo，以使得字线WLe和WLo的每一个共同连接到 存储单元MC的两个相邻层。例如，存储单元MC的第二和第三层可以共同连接到布置在存 储单元MC的第二和第三层之间的字线WLe。另一方面，存储单元MC的第一和第四层可以共 同连接到与存储单元MC的第一和第四层相邻的字线WLo。多个位线BL可以通过在其间插 入存储单元MC而延伸以跨接字线WLe和WLo。字线WLe和WLo可以连接到X-译码器阵列X_DA。X-译码器阵列X-DA可以包括 多个X-译码器X-DEC。例如，相邻存储器块MBn-I和MBn的字线WLo可以彼此连接以便共 同连接到X-译码器X-DEC。其它相邻存储器块MBn和MBn+1的字线WLe可以彼此连接以 便共同连接到另一个X-译码器X-DEC。尽管在图21中X-译码器阵列X-DA的X-译码器 X-DEC被示出为在相同的水平面上，但是X-译码器X-DEC可以被布置在不同的层中并且可 以包括在不同的存储器块MBn-I、MBn和MBn+1中。图22是根据示例实施例的存储卡2200的示意图。参考图22，存储卡2200可以包括外壳2230中的控制器2210和/或存储单元 2220。控制器2210和存储单元2220可以彼此交换电信号。例如，存储单元2220和控制器 2210可以根据控制器2210的命令彼此交换数据。因而，存储卡2200可以将数据存储在存 储单元2220中和/或可以将数据从存储单元2220输出到存储卡2200外部。例如，存储单元2220可以包括图1至21所示的堆叠存储器件1、1'、1〃、2、3、 3'、4和4'中的至少一个。存储卡2200可以被用作各种便携式设备的数据存储媒体。例 如，存储卡2200可以包括多媒体卡(MMC)或安全数字(SD)卡。图23是根据示例实施例的电子系统2300的框图。参考图23，电子系统2300可以包括通过使用总线2340通信数据的处理器2310、 输入/输出设备2330和/或存储单元2320。处理器2310可以执行程序并且可以控制电子 系统2300。输入/输出设备2330可以用来输入/输出电子系统2300的数据。电子系统 2300可以通过使用输入/输出设备2330连接到诸如个人计算机或网络的外部设备，以便与 外部设备交换数据。存储单元2320可以存储用于操作处理器2310的代码和数据。例如， 存储单元2320可以包括图1至21所示的堆叠存储器件1、1'、1〃、2、3、3'、4和4'中的 至少一个。例如，电子系统2300可以用于包括存储单元2320的各种电子控制设备中，例如移 动电话、MP3播放器、机动车导航仪、固态盘(SSD)或家用电器。如上所述，根据一个或多个示例实施例，X-译码器和Y-译码器可以被单独堆叠在不同的层中。因此，由于X-译码器和Y-译码器不需要被布置在一层中，因此可以大大地降 低形成每个层的X-译码器或Y-译码器所需的面积。因而，可以降低对堆叠存储器层的数 目的限制，因而可以提高堆叠存储器件的集成度。同样，X-译码器阵列和/或Y-译码器阵列可以按照网格的形式布置在多个存储 器块的相同的水平面上。因此，存储器层可以连接到存储器块的X-译码器阵列或Y-译码 器阵列，并且还可以连接到相邻存储器块的相同水平面上的X-译码器阵列或Y-译码器阵 列。因而，可以减少存储器层和X-译码器或Y-译码器之间的连接线。此外，每个存储器层的存储单元可以被分成至少两个组，并且存储器层可以对应 于多个X-译码器对或多个Y-译码器对。因此，可以降低由每个X-译码器或Y-译码器译 码的存储单元的数目，因而每个X-译码器或Y-译码器可以被简单地实现为具有降低的复 杂度。尽管已经具体示出并描述了示例实施例，但是本领域普通技术人员应当理解，在 不脱离由以下权利要求书所定义的本发明的精神和范围的情况下，可以对本发明做出形式 和细节上的各种修改。
权利要求
一种堆叠存储器件，包括衬底；依次堆叠在该衬底上的多个存储器组，每个存储器组包括至少一个存储器层；多个X-译码器层，该多个X-译码器层中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间；和与该多个X-译码器层交替布置的多个Y-译码器层，该多个Y-译码器层中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间。
2.如权利要求1所述的堆叠存储器件，其中该多个存储器组中的至少一个被布置在每 一个X-译码器层和每一个Y-译码器层之间。
3.如权利要求1所述的堆叠存储器件，其中该多个存储器组包括相同数目的存储器层。
4.如权利要求1所述的堆叠存储器件，其中该多个X-译码器层和该多个Y-译码器层 被交替布置在该多个存储器组之间。
5.如权利要求4所述的堆叠存储器件，其中每一个X-译码器层连接到该多个存储器组 的相邻两个存储器组，该相邻两个存储器组被分别堆叠在每一个χ-译码器层之上和之下。
6.如权利要求4所述的堆叠存储器件，其中每一个Y-译码器层连接到该多个存储器组 的相邻两个存储器组，该相邻两个存储器组被分别堆叠在每一个Y-译码器层之上和之下。
7.如权利要求1所述的堆叠存储器件，其中该多个Y-译码器层包括与该多个X-译码 器层交替的多对第一和第二 Y-译码器层，其中每一对第一和第二 Y-译码器层的第一和第二 Y-译码器层互相堆叠，以及其中该多个X-译码器层的每一个被布置在该多个存储器组的每一交替相邻的两个存 储器组之间。
8.如权利要求7所述的堆叠存储器件，其中每一对第一和第二Y-译码器层的第一和第 二 Y-译码器层单独连接到该多个存储器组的相邻两个存储器组。
9.如权利要求7所述的堆叠存储器件，其中每一个X-译码器层连接到该多个存储器组 的相邻两个存储器组，该相邻两个存储器组被分别堆叠在每一个χ-译码器层之上和之下。
10.如权利要求1所述的堆叠存储器件，其中该多个X-译码器层包括与该多个Y-译码 器层交替的多对第一和第二 X-译码器层，其中每一对第一和第二 X-译码器层的第一和第二 X-译码器层互相堆叠，以及其中该多个Y-译码器层的每一个被布置在该多个存储器组的每一交替相邻的两个存 储器组之间。
11.如权利要求10所述的堆叠存储器件，其中每一对第一和第二χ-译码器层的第一和 第二 X-译码器层单独连接到该多个存储器组的相邻两个存储器组。
12.如权利要求10所述的堆叠存储器件，其中每一个Y-译码器层连接到该多个存储器 组的相邻两个存储器组，该相邻两个存储器组被分别堆叠在每一个Y-译码器层之上和之 下。
13.如权利要求1所述的堆叠存储器件，其中该多个X-译码器层的每一个包括与该多 个存储器组的每一个中的存储器层的数目对应的多个X-译码器对，以及其中该多个Y-译码器层的每一个包括与该多个存储器组的每一个中的存储器层的数目对应的多个Y-译码器对。
14.如权利要求13所述的堆叠存储器件，其中每一个存储器层的存储单元被分成第一组和第二组，其中每一个X-译码器对的X-译码器单独连接到相应的存储器层的第一组和第二组，以及其中每一个Y-译码器对的Y-译码器单独连接到相应的存储器层的第一组和第二组。
15.如权利要求1所述的堆叠存储器件，其中该多个X-译码器层的每一个包括与该多 个存储器组的每一个中的存储器层的数目对应的多个χ-译码器，以及其中该多个Y-译码器层的每一个包括与该多个存储器组的每一个中的存储器层的数 目对应的多个Y-译码器。
16.一种堆叠存储器件，包括布置在衬底上的多个堆叠存储器块，该多个堆叠存储器块 的每一个包括依次堆叠在该衬底上的多个存储器组，每个存储器组包括至少一个存储器层； 多个X-译码器阵列，每个X-译码器阵列布置在该多个存储器组当中的每隔一个存储 器组中；和与该多个χ-译码器阵列交替布置的多个Y-译码器阵列，每个Y-译码器阵列布置在该 多个存储器组当中的每隔一个存储器组中。
17.如权利要求16所述的堆叠存储器件，其中每一个堆叠存储器块的多个X-译码器阵 列被布置在与相邻堆叠存储器块的多个Y-译码器阵列相同的层面上。
18.如权利要求16所述的堆叠存储器件，其中该多个存储器组的每一个共同连接到至 少一个字线，以及其中每个堆叠存储器块中的多个X-译码器阵列的每一个包括连接到该至少一个字线 的至少一个X-译码器。
19.如权利要求16所述的堆叠存储器件，其中该多个存储器组的每一个连接到至少一 对字线，以及其中每个堆叠存储器块中的多个X-译码器阵列的每一个包括连接到该至少一对字线 的至少一对X-译码器。
20.如权利要求16所述的堆叠存储器件，其中该多个X-译码器阵列的每一个包括与该 多个存储器组的每一个中的存储器层的数目的一半对应的多个X-译码器对，并且每一个 X-译码器对共同连接到至少两个存储器层，以及该多个Y-译码器阵列的每一个包括与多个存储器组的每一个中存储器层的数目的一 半对应的多个Y-译码器对，并且每一个Y-译码器对共同连接到至少两个存储器层。
21.如权利要求20所述的堆叠存储器件，其中每一个存储器层的存储单元被分成第一 组和第二组，其中每一个X-译码器对的X-译码器单独连接到相应的存储器层的第一组和第二组，以及其中每一个Y-译码器对的Y-译码器单独连接到相应的存储器层的第一组和第二组。
22.如权利要求16所述的堆叠存储器件，其中该多个X-译码器阵列的每一个包括与 该多个存储器组的每一个中的存储器层的数目的一半对应的多个χ-译码器，并且每一个X-译码器对共同连接到至少两个存储器层，以及其中该多个Y-译码器阵列的每一个包括与多个存储器组的每一个中存储器层的数目 的一半对应的多个Y-译码器，并且每一个Y-译码器共同连接到至少两个存储器层。
23.—种堆叠存储器件，包括 衬底；依次堆叠在该衬底上的多个存储器组，每个存储器组包括一个或多个存储器层；和在该多个存储器组的至少一个中的一个或多个译码器层；其中该一个或多个译码器层包括具有至少一个X-译码器的X-译码器阵列；和具有至少一个Y-译码器的Y-译码器阵列，以及其中该一个或多个译码器层的每一个中的X-译码器阵列和Y-译码器阵列按照网格图样布置。
24.如权利要求23所述的堆叠存储器件，其中该X-译码器阵列包括多个X-译码器，以及其中该Y-译码器阵列包括多个Y-译码器。
25.如权利要求24所述的堆叠存储器件，其中该多个X-译码器和该多个Y-译码器被交替布置。
26.如权利要求23所述的堆叠存储器件，其中该一个或多个译码器层包括该多个存储 器组中的多个译码器层。
27.如权利要求26所述的堆叠存储器件，其中该多个存储器组中的相邻两个存储器组 中的多个译码器层中的一对译码器层具有相对的译码器配置。
28.如权利要求26所述的堆叠存储器件，其中该多个译码器层交替具有两个相对的译 码器配置。
29.如权利要求23所述的堆叠存储器件，其中该一个或多个存储器层的每一个使用可 变电阻器作为存储介质。
全文摘要
一种堆叠存储器件可以包括衬底；依次堆叠在该衬底上的多个存储器组，每个存储器组包括至少一个存储器层；多个X译码器层，该多个X译码器层中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间；和与该多个X译码器层交替布置的多个Y译码器层，该多个Y译码器层中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间。
文档编号H01L27/10GK101882620SQ20101017012
公开日2010年11月10日 申请日期2010年5月4日 优先权日2009年5月4日
发明者姜尚范, 安承彦, 崔贤镐, 朴哲佑, 金镐正 申请人:三星电子株式会社