专利名称：双扩散金属氧化物半导体元件及其制造方法
技术领域：
本发明涉及一种双扩散金属氧化物半导体元件及其制造方法，特别是指一种具有环状结构栅极的双扩散金属氧化物半导体元件及其制造方法。
背景技术：
图1A-1C显示现有技 术的双扩散金属氧化物半导体元件(double diffused metaloxide semiconductor, DMOS)俯视视图与剖视图。请同时参照图1A-1C,于P型娃基板11中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如为区域氧化(local oxidation of silicon, LOCOS)结构。于基板11上，形成栅极13 ;于第一元件区100中，形成本体区14、轻掺杂漏极区15、本体极16、与源极17 ;于第二元件区200中，形成漏极18。其中，栅极13为环状结构，当元件于正常操作时，源极17与漏极18间会形成通道。但在通道的边缘，也就是栅极13环状结构的角落，因为此处P型杂质掺杂的本体区14，其杂质浓度相对其他区域较淡，扩散的范围较小，而N型杂质掺杂的轻掺杂漏极区15，在角落与通道中段的杂质浓度大致相等。因此，在正常操作元件时，造成角落的阻值较低，而使元件的特性受到影响，如图2A与2B所示，其中图2A显示元件漏极电流Id和栅极电压Vg的对数关系，图2B显示元件漏极电导和栅极电压的关系。自图2A与2B可以看出，角落阻值较低，而使元件提早导通，如两图中的实际状况实线所示意，而偏离了设计元件时所需要的理想状况，如图中的虚线所示意。详言之，栅极13环状结构的通道中段，可由图IA中，AA’剖线来代表；而栅极13环状结构的角落，则可由图IA中，BB’剖线来代表。在环状结构的角落，请参照图1B，由本体区14与栅极13的相对位置关系可看出，因本体区14浓度较淡，其扩散的范围也比较小；而在环状结构的通道中段，请参照图1C，由本体区14与栅极13的相对位置关系可看出，此处本体区14浓度较浓，其扩散的范围也比较大。比较两处轻掺杂漏极区14与栅极13相对位置关系，可看出在环状结构角落的N型轻掺杂漏极15所看到的P型杂质浓度较低，也因此其阻值较低，其次临界电压(sub-threshold voltage)也较低。这可能造成在元件达到临界电压前，会有如图2A-2B所示的提早导通状况，造成元件的临界电压降低。有鉴于此，本发明即针对上述现有技术的不足，提出一种双扩散金属氧化物半导体元件及其制造方法，可改善元件提早导通状况，提高元件操作的临界电压；改善栅极环状结构角落的元件操作参数，增加元件的应用范围。
发明内容
本发明目的在于克服现有技术的不足与缺陷，提出一种双扩散金属氧化物半导体元件及其制造方法。为达上述目的，本发明提供了一种双扩散金属氧化物半导体元件，包含一基板，其具有绝缘结构以定义第一元件区与第二元件区；一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂；一源极，位于该本体区中，其具有第二导电型杂质掺杂；一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及一漏极，位于该第二元件区中；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该环状结构的角落完全设置于该绝缘结构上。在其中一种实施型态中，该环状结构大致呈矩形，其较短的两侧边完全设置于该绝缘结构上。就另一观点，本发明也提供了一种双扩散金属氧化物半导体元件，包含一基板，其具有绝缘结构以定义第一元件区与第二元件区；一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构 定义；一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂；一源极，位于该本体区中，其具有第二导电型杂质掺杂；一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及一漏极，位于该第二元件区中；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。在其中一种实施型态中，该预设距离不小于最小设计线宽、或不小于I微米。就另一观点，本发明也提供了一种双扩散金属氧化物半导体元件制造方法，包含提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区；于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂；于该本体区中形成一源极，其具有第二导电型杂质掺杂；于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及于该第二元件区中形成一漏极；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该环状结构的角落完全设置于该绝缘结构上。就另一观点，本发明也提供了一种双扩散金属氧化物半导体元件制造方法，包含提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区；于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂；于该本体区中形成一源极，其具有第二导电型杂质掺杂；于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及于该第二元件区中形成一漏极；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。该双扩散金属氧化物半导体元件例如可为两共源极的横向双扩散金属氧化物半导体(lateral double diffused metal oxide semiconductor, LDMOS)兀件或双扩散漏极金属氧化物半导体(double diffused drain metal oxide semiconductor,DDDM0S)兀件。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
图1A-1C显示现有技术的双扩散金属氧化物半导体元件俯视与剖视图；图2A显示现有技术的双扩散金属氧化物半导体元件的漏极电流-栅极电压特性曲线； 图2B显示现有技术的双扩散金属氧化物半导体元件的漏极电导-栅极电压特性曲线；图3A-3L显示本发明的第一个实施例；图4A与4B显示本发明的第二个实施例；图5A-5H显示本发明的第三个实施例；图6A与6B显示本发明的第四个实施例；图7A与7B显示本发明的第五个实施例；图8A-8C显示本发明的第六个实施例；图9A-9C显示本发明的第七个实施例。图中符号说明11 基板12绝缘结构13 栅极14本体区15轻掺杂漏极区16本体极17 源极18 漏极19漏极扩散区2O 井区100,200 元件区Id漏极电流gm漏极电导Vg栅极电压
具体实施例方式本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。请参阅图3A-3L，显示本发明的第一个实施例，图3A-3L显示横向双扩散金属氧化物半导体(lateral double diffused metal oxide semiconductor, LDMOS)的制造流程不意图。图3B显示在图3A中，CC’剖线的剖视示意图。请同时参阅图3A与3B，首先提供具有第一导电型基板11，基板11例如但不限于P型基板，并于其中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如可为如图3B所示的LOCOS结构，亦可为浅沟槽绝缘(shallow trench isolation, STI)结构。 接下来请参阅图3C与3D，于基板11上，形成栅极13，由俯视3C视之，栅极13具有环状结构，环绕第一元件区100，且环状结构部分位于第一元件区100内，需注意的是，由俯视3C视之，栅极13环状结构的上下两侧边，完全位于绝缘结构12之上，如DD’剖线的剖视示意3D所示，这是为了当LDMOS元件于正常操作时，使环状结构的角落能位在绝缘结构12上，使得栅极13不会在环状结构的角落导通或漏电。接下来请参阅图3E与3F，通过微影技术与栅极13的屏蔽，并以离子植入技术，将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体区14。再接下来请参阅图3G与3H，通过微影技术与栅极13的屏蔽，并以离子植入技术，将第二导电型杂质，例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成轻掺杂漏极区15。再接下来请参阅图31与3J,通过沉积与自我对准蚀刻(self-alignment etch)技术，在栅极13外侧，形成间隔层13a。接下来请参阅图3K与3L，通过微影技术、栅极13、以及间隔层13a的屏蔽，并以离子植入技术，分别将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体极16 ;并将第二导电型杂质例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成源极17与漏极18。其中，由俯视3K视之，轻掺杂漏极区15、源极17、与本体极16于环状结构内由外而内排列，以形成两共源极的LDMOS元件。图4A与4B显示本发明的第二个实施例，与第一个实施例不同的是，此LDMOS元件并非以将栅极13环状结构的上下两端，完全位于绝缘结构12之上；而是如图4A所示，调整轻掺杂漏极区15与环状结构的上下两侧边相接之处，使其相距一段距离d与d’(d与d’可以相同或不同)，其EE’剖线的剖视图，如图4B所示，其用意亦在于使环状结构的角落，也就是通道的边缘，能在LDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。在较佳实施型态中，该距离d与d’宜不小于最小设计线宽，所谓最小设计线宽是指制造此LDMOS元件时，所使用的半导体工艺技术的最小设计线宽，而更佳为I微米以上。请参阅图5A-5H，显示本发明的第三个实施例，本实施例与第一个实施例相似，但应用本发明于另一种DMOS元件,也就是双扩散漏极金属氧化物半导体(double diffuseddrain metal oxide semiconductor, DDDM0S)的制造流程不意图。图5B显不在图5A中，FF’剖线的剖视示意图。请同时参阅图5A与5B，首先提供具有第一导电型基板11，基板11例如但不限于P型基板，并于其中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如可为如图5B所示的STI结构，亦可为L0C0S结构。接下来请参阅图5C与，于基板11上，形成栅极13，由俯视5C视之，栅极13具有环状结构，环绕第一元件区100，且环状结构全部位于第一元件区100内，接下来通过微影技术与栅极13的屏蔽，并以离子植入技术，将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体区14。再接下来，通过微影技术与栅极13的屏蔽，并以离子植入技术，将第二导电型杂质，例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成轻掺杂漏极区15。需注意的是，相较于现有技术，本实施例调整轻掺杂漏极区15与环状结构的上下两侧边相接之处，使其相距至少一最小距离，其FF’剖线的剖视图，如图所示。与其它实施例相同，其用意亦在于使环状结构的角落，也就是通道的边缘，能在DDDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。其中，该最小距离宜不小于最小设计线宽，所谓最小设计线宽是指制造此LDMOS元件时，所使用的半导体工艺技术的最小设计线宽，而更佳为I微米以上。再接下来请参阅图5E与5F,通过沉积与自我对准蚀刻(self-alignment etch)技术，在栅极13外侧，形成间隔层13a。接下来请参阅图5G与5H，通过微影技术、栅极13、以及间隔层13a的屏蔽，并以离子植入技术，分别将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体极16 ;并将第二导电型杂质例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成源极17与漏极18。其中，由俯视5G视之，轻掺杂漏极区15、源极17、与本体极16于环状结构内由外而内排列，以形成两共源极的DDDMOS元件。图6A与6B显示本发明的第四个实施例，与第一个实施例不同的是，此LDMOS元件中栅极13环状结构的上下两侧边，不仅完全位于绝缘结构12之上，且其与绝缘结构12边缘的距离加大；其用意在说明，在环状结构的角落，由俯视6A与剖线GG’的剖视6B所示，不必须与本体区14相接，重点在于使通道的边缘，能在LDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。由此可知，栅极13亦可以为各种形状的设计，而不限定于各实施例所示的矩形。图7A与7B显示本发明的第五个实施例，与第三个实施例不同的是，此DDDMOS元件的绝缘结构12为LOCOS结构，其剖线HH’的剖视图如图7B所示，与其它实施例相同，其用意亦在于使环状结构的角落，也就是通道的边缘，能在DDDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。图8A-8C显示本发明的第六个实施例，与第三个实施例不同的是，此DDDMOS元件更包含漏极扩散区19，其剖线II’与JJ’的剖视图如图SB与SC所示，本实施例旨在说明在DDDMOS元件结构中，亦可包含漏极扩散区19以形成通道的一部分。图9A-9C显示本发明的第七个实施例，与第六个实施例相似，不同的是，此DMOS元件不包含漏极扩散区19，而是于元件区100中，以全面性离子植入方式形成具有第二导电型杂质掺杂的井区20，其剖线KK’与LL’的剖视图如图9B与9C所示，本实施例旨在说明在DMOS元件结构中，亦可包含井区20以形成通道的一部分。 以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它工艺步骤或结构，如深井区等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术；再如，本发明亦可以应用于共漏极的双扩散金属氧化物半导体元件，只要将相关的其它区，例如本体区、本体极、与轻掺杂漏极区等作相对设置即可；又如，本发明亦可以应用于其它具有栅极环状结构的元件。本发明的范围应涵盖上述及其它所有等效变化。
权利要求
1.一种双扩散金属氧化物半导体元件，其特征在于，包含 一基板，其具有绝缘结构以定义第一元件区与第二元件区； 一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内； 一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构定义; 一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂； 一源极，位于该本体区中，其具有第二导电型杂质掺杂； 一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及 一漏极，位于该第二元件区中； 其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该环状结构的角落完全设置于该绝缘结构上。
2.如权利要求I所述的双扩散金属氧化物半导体元件，其中，该环状结构呈矩形，其较短的两侧边完全设置于该绝缘结构上。
3.一种双扩散金属氧化物半导体元件，其特征在于，包含 一基板，其具有绝缘结构以定义第一元件区与第二元件区； 一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内； 一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构定义; 一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂； 一源极，位于该本体区中，其具有第二导电型杂质掺杂； 一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及 一漏极，位于该第二元件区中； 其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。
4.如权利要求3所述的双扩散金属氧化物半导体元件，其中，该预设距离不小于最小设计线宽、或不小于I微米。
5.如权利要求I或3所述的双扩散金属氧化物半导体元件，其中，该双扩散金属氧化物半导体元件包含两共源极的横向双扩散金属氧化物半导体元件或双扩散漏极金属氧化物半导体元件。
6.一种双扩散金属氧化物半导体元件制造方法，其特征在于，包含 提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区； 于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内； 于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义； 于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂； 于该本体区中形成一源极，其具有第二导电型杂质掺杂；于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及 于该第二元件区中形成一漏极； 其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该环状结构的角落完全设置于该绝缘结构上。
7.如权利要求6所述的双扩散金属氧化物半导体元件制造方法，其中，该环状结构呈矩形，其较短的两侧边完全设置于该绝缘结构上。
8.一种双扩散金属氧化物半导体元件制造方法，其特征在于，包含 提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区； 于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内； 于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义； 于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂； 于该本体区中形成一源极，其具有第二导电型杂质掺杂； 于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及 于该第二元件区中形成一漏极； 其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。
9.如权利要求8所述的双扩散金属氧化物半导体元件制造方法，其中，该预设距离不小于最小设计线宽、或不小于I微米。
10.如权利要求6或8所述的双扩散金属氧化物半导体元件制造方法，其中，该双扩散金属氧化物半导体元件包含两共源极的横向双扩散金属氧化物半导体元件或双扩散漏极金属氧化物半导体元件。
全文摘要
本发明提出一种双扩散金属氧化物半导体(double diffused metal oxide semiconductor，DMOS)元件及其制造方法。该双扩散金属氧化物半导体包含绝缘结构以定义元件区，并包含环状栅极，其外部为漏极，内部由外而内为轻掺杂漏极区、源极、与本体极。为增加环状栅极角落的次临界电压，环状结构的角落完全设置于绝缘结构上，或在轻掺杂漏极区与环状结构的角落间，分开一段预设距离。
文档编号H01L29/06GK102623497SQ201110060970
公开日2012年8月1日 申请日期2011年3月10日 优先权日2011年1月26日
发明者朱焕平, 杨清尧, 苏宏德, 黄宗义 申请人:立锜科技股份有限公司