专利名称：具有金属栅极的半导体元件及其制作方法
技术领域：
本发明涉及一种具有金属栅极的半导体元件及其制作方法，尤指一种实施后栅极(gate last)工艺的具有金属栅极的半导体元件及其制作方法。
背景技术：
在已知半导体产业中，多晶硅广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor, M0S)晶体管中，作为标准的栅极材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶娃栅极因硼穿透(boron penetration)效应导致元件效能降低，及其难以避免的耗层效应(depletion effect)等问题,使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界进一步尝试新的栅极材料，例如利用具有功函数(work function)金属的导体来取代传统的多晶
硅栅极，用以作为匹配高介电常数(high-K)栅极介电层的控制电极。而金属栅极结构的制作方法可大致分为前栅极(gate first)工艺及后栅极(gatelast)工艺两大类。其中前栅极工艺会在形成金属栅极结构后始进行源极/漏极超浅结面活化回火以及形成金属硅化物等高热预算工艺，因此使得材料的选择与调整面对较多的挑战。为避免上述高热预算环境并获得较宽的材料选择，业界提出以后栅极工艺取代前栅极工艺的方法。然而，后栅极工艺虽可避免源极/漏极超浅结面活化回火以及形成金属硅化物等高热预算工艺，而具有较宽广的材料选择，但对于确保金属栅极具有应有高度仍面临复杂工艺的整合性要求。
发明内容
因此，本发明提供一种可确保金属栅极具有应有高度的制作方法以及具有金属栅极的半导体元件。本发明提供一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供基底，且该基底内形成有多个浅沟绝缘(shallow trench isolation,以下简称为STI),而该基底上则形成有多晶硅层。图案化该多晶硅层，以于该基底上形成至少一个虚置栅极(dummy gate)以及至少一对辅助结构，且这些辅助结构分别设置于该虚置栅极的两侧，且分别设置于该STI上。随后于该基底上形成至少一个半导体元件，且该半导体元件包括该虚置栅极。待形成该半导体元件后，于该基底上形成介电层结构，最后移除部分该介电层结构以暴露出该半导体元件的该虚置栅极与这些辅助结构。本发明还提供一种具有金属栅极的半导体元件，该半导体元件包括有具有多个STI的基底、至少一设置于该基底上的金属栅极、以及至少一对设置于该金属栅极两侧的辅助结构，且这些辅助结构设置于该STI上。根据本发明所提供的具有金属栅极的半导体元件的制作方法，于形成虚置栅极的同时于其两侧分别形成辅助结构。由于辅助结构的存在，在移除介电层结构以暴露出虚置栅极时，工艺上对于虚置栅极边缘的耗损，尤其是虚置栅极与介电层结构接壤处的耗损，可转移至辅助结构的边缘，尤其是辅助结构与介电层结构接壤处。因此在暴露出虚置栅极后，虚置栅极边缘的高度与虚置栅极中央的高度相同，而后续移除虚置栅极形成的栅极沟槽可获得与虚置栅极高度相同的深度。更重要的是，形成于栅极沟槽内的金属栅极可获得与虚置栅极相同的高度，进而可提供符合期待的电性表现。
图I与图2为采用后栅极工艺的金属栅极结构制作方法的示意图。图3至图9为本发明所提供的一种具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图，其中图9为俯视图，而图3至图8为图9中沿A-A’切线获得的剖面图。图10为本发明所提供的一种具有金属栅极的半导体元件的制作方法的第二优选实施例的俯视图。 图11为有无设置辅助结构对于虚置栅极高度的影响的比较图。附图标记说明100基底102栅极介电层104多晶硅层106轻掺杂漏极108间隙壁110源极/漏极112金属硅化物 114接触洞蚀刻停止层116 内层介电层120虚置栅极130 栅极沟槽Ii1 原本高度h2 损耗高度200 基底202浅沟隔离202a主动区域204栅极介电层206 多晶硅层208图案化硬掩模210 虚置栅极212辅助结构212a辅助结构214辅助结构220 轻掺杂漏极222第一间隙壁224 第二间隙壁226源极/漏极228 金属硅化物230半导体元件240 介电层结构242接触洞蚀刻停止层244 内层介电层250金属栅极252 功函数金属层 254填充金属层W 宽度D1 第一间距D2 第二间距H1 第一高度H2 第二高度S 线宽
具体实施例方式请参阅图I与图2，图I与图2为采用后栅极工艺的具有金属栅极的半导体元件的制作方法的示意图。如图I所示，后栅极工艺中，于基底100上先形成通过图案化硬掩模(图未示)定义的虚置栅极(dummy gate)或取代栅极(replacement gate) 120,虚置/取代栅极120可包括高介电常数(high dielectric constant,以下简称为high_k)栅极介电层102、作为底部阻障层的氮化钛层(图未示)以及多晶硅层104。虚置栅极120具有高度h1；高度Ii1约略等于多晶硅层104的厚度，且虚置栅极120的高度Ii1可作为后续栅极沟槽的深度以及金属栅极的高度。随后，在完成一般η型与P型晶体管的其他元件如轻掺杂漏极(lightly-doped drain, LDD) 106、间隙壁 108、源极 / 漏极 110、金属娃化物(silicide) 112等以及接触洞蚀刻停止层(contact etch stop layer,以下简称为CESL) 114与内层介电(inter-layer dielectric,以下简称为ILD)层116的制作后,将虚置栅极120的多晶娃层104移除。请继续参阅图I。在移除多晶硅层104时，首先通过平坦化工艺如化学机械抛光(chemical mechanical polishing,以下简称为CMP)研磨工艺移除多余的ILD层116与CESL 114，而暴露出虚置栅极120的图案化硬掩模。接下来利用另一 CMP工艺移除ILD层116XESL 114与图案化硬掩模，而如图I所示暴露出多晶硅层104。值得注意的是，在移除·ILD层116、CESL 114与图案化硬掩模时，理论上应通过多晶硅层104与周围包括绝缘材料·的ILD层116、CESLl 14与图案化硬掩模蚀刻率不同的特性，而使得CMP工艺可停止在多晶硅层104。然而实际上却常在多晶硅层104边缘，尤其是与图案化硬掩模甚或是间隙壁108接壤的边缘处，发生多晶硅层104以及间隙壁108遭移除的现象，使得CMP工艺后的多晶硅层104中央与边缘具有高度差。如图I所示，虚置栅极120中央具有原本高度Ii1 ;但虚置栅极120边缘却因CMP工艺损耗而获得另一损耗高度h2，且原本高度Ii1明显大于耗损高度h2。请参阅图2。接下来移除虚置栅极120的多晶硅层104，而形成栅极沟槽130。值得注意的是，为了强调虚置栅极120的原本高度Ii1，在图2中，被移除的虚置栅极120的原本高度h以虚线绘示出。由图2可知，在移除多晶硅层104形成栅极沟槽130后，栅极沟槽130的深度并非原本虚置栅极120的原本高度Ii1，而等于因CMP损耗而获得的损耗高度h2。因此，在后续栅极沟槽130内填入功函数金属材料与填充金属材料用以制作金属栅极结构(图未示)时，金属栅极的高度并不等于虚置栅极120的原本高度h1;而是等于耗损高度h2。换句话说，金属栅极的高度远低原本预期或应有的高度，而有损于其电性表现。此外，栅极高度的耗损随着虚置栅极120密度升高而增加，耗损高度h2与原本高度Ii1的差异甚至可达将近400埃(angstrom),严重地影响金属栅极的电性表现。请参阅图3至图9，图3至图9为本发明所提供的一种具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图，其中图9为俯视图，而图3至图8为图9中沿A-A’切线获得的剖面图。如图3所示，本优选实施例首先提供基底200，例如硅基底、含硅基底或硅覆绝缘(silicon-on-insulator，S0I)基底。基底200内包括多个STI 202，用以提供不同元件间的电性隔离，并定义出多个主动区域202a(示于图9);基底200上则依序形成有栅极介电层204与多晶硅层206。值得注意的是，本发明可与先栅极介电层(high-kfirst)工艺或与后栅极介电层(high-1 last)工艺整合当本优选实施例与先栅极介电层工艺整合时，栅极介电层204包括高介电常数(high dielectric constant, high-k)栅极介电层，其可以是金属氧化物层，例如稀土金属氧化物层。High-k栅极介电层204可选自氧化給(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide,Y2O3)、氧化错(zirconium oxide, ZrO2)、钦酸银(strontium titanate oxide, SrTiO3)、娃酸错氧化合物(zirconium silicon oxide, ZrSiO4)、错酸給(hafnium zirconium oxide,HfZrO4)、银秘组氧化物(strontium bismuth tantalate, SrBi2Ta2O9, SBT)、错钦酸铅(leadzirconate titanate, PbZrxTi1^O3, PZT)与钦酸钡,思(barium strontium titanate,BaxSivxTiO3, BST)所组成的群组。此外，在high-k栅极介电层204与基底200之间优选可设置介面层(interfacial layer)(图未示)；而在high_k栅极介电层204与多晶娃层206之间优选可设置底部阻障层(bottom barrier layer)(图未示)。底部阻障层可包括氮化钛(titanium nitride, TiN),但不限于此。而当本优选实施例与后栅极介电层整合时,栅极介电层204可先包括传统的氧化娃层。请参阅图3与图9。接下来，进行蚀刻工艺，利用图案化硬掩模208作为蚀刻掩模蚀刻多晶硅层206与栅极介电层204，而于基底200上形成至少一跨越多个主动区域202a 的虚置栅极210，且虚置栅极210具有第一高度氏。如图3所示，虚置栅极210由下而上包括栅极介电层204与多晶硅层206。值得注意的是，在形成虚置栅极210的同时，本优选实施例于虚置栅极210两侧的基底200上形成一对平行于虚置栅极210的辅助结构212，且辅助结构212如图3所示，形成于虚置栅极210两侧的基底200上，且是仅形成于虚置栅极210两侧的STI 202上，不超过STI 202的范围，故不与主动区域202a相接触。辅助结构212具有宽度W(示于图9)，且该宽度W介于0.03微米(micrometer，以下简称为μ m)与0. I μ m之间。虚置栅极210与辅助结构212之间具有第一间距D1,且第一间距D1介于0. Ιμπι与0. 18 μ m之间。值得注意的是，第一间距D1与虚置栅极210的线宽S有关，本优选实施例中介于0. Ιμπι与0. 18 μ m之间的第一间距D1即是用以辅助线宽S为大于I微米(micrometer, μ m)的虚置栅极210。然而，当虚置栅极210的线宽S缩小时,本优选实施例所提供的第一间距D1亦可随之缩小，以确保辅助结构212的辅助功能。需注意的是，本优选实施例中，当虚置栅极210的线宽S大于I μ m时，即需于虚置栅极210的两侧形成辅助结构212。另外，在本优选实施例中，辅助结构212包括单一条状(single bar-like)的辅助结构。请参阅图4。在形成虚置栅极210与辅助结构212之后，即开始制作半导体元件如金属氧化物半导体(metal oxide semiconductor, M0S)元件所需的元件(element),首先进行离子注入工艺，在虚置栅极210两侧的基底200内分别形成轻掺杂漏极(lightly dopeddrain, LDD) 220。接下来,于基底200上形成绝缘层或绝缘复合层(图未示)，并通过回蚀刻工艺于虚置栅极210的侧壁形成第一间隙壁222。更值得注意的是，在进行回蚀刻工艺以于虚置栅极210的侧壁形成第一间隙壁222的同时，本优选实施例于辅助结构212的侧壁亦形成第二间隙壁224，且第一间隙壁222与第二间隙壁224包括相同的膜层。请参阅图5与图9。在形成第一间隙壁222与第二间隙壁224之后，再进行离子注入工艺，以于虚置栅极210两侧，尤其是间隙壁222两侧的基底200内分别形成源极/漏极226,而在源极/漏极226的表面分别形成金属娃化物228。另外,本优选实施例亦可结合选择性应力系统(selective strain scheme, SSS)等工艺,例如利用选择性外延生长(selective epitaxial growth, SEG)方法来制作源极/漏极226。SSS工艺于第一间隙壁222两侧的基底200内先分别形成凹槽(图未示)，并经过适当的湿式凹槽清洗工艺后，利用SEG方法于凹槽内分别形成适用于P型半导体元件的包括有锗化硅(SiGe)的外延层，或适用于η型半导体元件的包括有碳化硅(SiC)的外延层。至此，可完成半导体元件230的制作，且半导体元件230如图5所示，包括虚置栅极210。上述元件的制作步骤以及材料选择等皆为该领域的人士所熟知，故于此皆不再赘述。另外需得注意的是，为了明显表现辅助结构212与虚置栅极210的空间关系，图9中并未绘示出LDD 220、第一间隙壁222、第二间隙壁224、以及金属硅化物228等元件，然而本领域一般技术人员应知这些元件并未省略。另外，如图9所示，共用同一条虚置栅极210线的半导体元件230通过虚置栅极210以及后续形成的金属栅极串联，而辅助结构212与各半导体元件230的虚置栅极210彼此平行而电性隔离。换句话说，辅助结构212不与任何半导体元件230的虚置栅极210或后续形成的金属栅极，以及主动区域202a电性连接。
请参阅图6。在完成半导体元件230的制作后，于基底200上形成介电层结构240。介电层结构240为复合膜层,其至少包括一接触洞蚀刻停止层(contact etch stop layer,CESL) 242与内层介电(inter-layer dielectric, ILD)层244,如图6所示依序堆叠于基底200上。此外，介电层结构240填满半导体元件230与辅助结构212之间的缝隙。请参阅图7。接下来，依序进行两道平坦化工艺，例如两道化学机械抛光(chemicalmechanical polishing,以下简称为CMP)工艺。第一 CMP工艺用以移除部分的介电层结构240，并停止于图案化硬掩模208上。而第二 CMP工艺则继续研磨介电层结构240与图案化硬掩模208直至暴露出半导体元件230的虚置栅极210 (即多晶硅层206)与辅助结构212的多晶硅层206。值得注意的是，由于辅助结构212的存在，在移除介电层结构240以暴露出虚置栅极210时，CMP工艺对于虚置栅极210边缘的耗损，尤其是虚置栅极210与介电层结构240或第一间隙壁222接壤处的耗损，可转移至辅助结构212的边缘，尤其是辅助结构212与介电层结构240或第二间隙壁224接壤处。因此两道CMP工艺结束后，半导体元件230、半导体元件230的虚置栅极210、与虚置栅极210与辅助结构212之间的介电层结构240共平面。换句话说，虚置栅极210的第一高度H1并不受到CMP工艺的影响而可维持原本第一高度氏。而辅助结构212边缘，尤其是相对于虚置栅极210另一侧的边缘，以及相对于虚置栅极210另一侧侧壁上的第二间隙壁224则在CMP工艺中消耗，因此其表面低于半导体元件230、半导体元件230的虚置栅极210、与虚置栅极210与辅助结构212之间的介电层结构240。需注意的是，由于本优选实施例所提供辅助结构212与虚置栅极210间的第一间距D1介于O. I μ m与O. 18 μ m之间，因此辅助结构212可有效地作为虚置栅极210的缓冲结构，使得CMP工艺对虚置栅极210的消耗转移至辅助结构212，以保全虚置栅极210的第一高度氏。本领域一般技术人员应知，基底200上其他部分仍有可能因工艺所需而设置额外的辅助结构(图未示)，用以提高CMP工艺的均匀度。但由于这些辅助结构与虚置栅极210之间的间距过大，即大于O. 18 μ m,因此无法在CMP工艺中作为虚置栅极210高度的缓冲结构，即无法有效保持虚置栅极210的第一高度Hp另外，请参阅图11，图11为有无设置辅助结构对于虚置栅极高度的影响的比较图。如图11所示，根据本优选实施例，在虚置栅极210的线宽S大于2μπι的区域，辅助结构212的设置可有效改善虚置栅极210高度耗损的问题。请参阅图8与图9。在两道CMP工艺之后，随即移除半导体元件230的虚置栅极210，而于半导体元件230内形成栅极沟槽(图未示)。此外，辅助结构212亦可于移除虚置栅极210时一同移除，而于基底200上形成辅助结构沟槽(图未示)。接下来，于栅极沟槽与辅助结构沟槽内依序形成功函数金属层252与填充金属层254，并再通过CMP工艺移除多余的膜层，而于栅极沟槽与辅助结构沟槽内形成如图8所示的金属栅极250与辅助结构214。此外，在功函数金属层252与high-k栅极介电层204之间可依工艺需要形成蚀刻停止层(etch stop layer)(图未示)，而在功函数金属层252与填充金属层254之间,优选可形成顶部阻障层(top barrier layer)(图未示)。功函数金属层252可根据半导体元件230的电性要求而包括满足η型半导体元件功函数要求的金属层，即具有介于3. 9电子伏特(eV)与4. 3eV之间的功函数。或者，功函数金属层252可包括满足p型半导 体元件功函数要求的金属层，即具有介于4. SeV与5. 2eV之间的功函数。蚀刻停止层可包括氮化钽(tantalum nitride, TaN);而顶部阻障层则可包括TiN,但皆不限于此。填充金属层254则可包括具有优良填充能力与较低阻值的金属或金属氧化物，例如铝(aluminum，Al)、铝化钦(titanium aluminide, TiAl)或氧化招钦(titanium aluminum oxide, TiAlO),但不限于此。值得注意的是，当本优选实施例与后栅极介电层工艺整合时，栅极介电层204可包括传统的氧化硅层，并于形成栅极沟槽后作为介面层。之后，方于介面层204上依序形成high-k栅极介电层(图未示)、底部阻障层(图未示)、蚀刻停止层(图未示)、功函数金属层252、顶部阻障层(图未示)、以及填充金属层254，完成金属栅极250的制作。更重要的是，不论本优选实施例是整合前栅极介电层工艺或后栅极介电层工艺，金属栅极250具有第二高度H2,由于虚置栅极210的第一高度H1 (图8中以虚线表示以兹比较)并未在CMP工艺中耗损，因此栅极沟槽的深度以及形成于栅极沟槽内的金属栅极250的第二高度H2与虚置栅极210的第一高度H1相同。另外，本实施例亦可再选择性去除ILD层244与CESL 242等，然后重新形成包括CESL与ILD层的介电层结构，以有效提升半导体元件230的电性表现。请重新参阅图8。根据本第一优选实施例所提供的制作方法，可获得具有金属栅极250的半导体元件230，各半导体元件230还包括至少一对辅助结构214，分别设置于金属栅极250两侧的基底200上，且辅助结构214与金属栅极250电性隔离。另外值得注意的是，在填入功函数金属层252或填充金属层254时，这些导电材料填入前述的辅助结构沟槽，而形成如图8所示的包括导电材料的辅助结构214。但由于辅助结构214设置于STI 202上，且周围皆由介电层结构240包围，因此这些残留金属不致影响半导体元件230的电性表现。接下来请参阅图10，图10为本发明所提供的一种具有金属栅极的半导体元件的制作方法的第二优选实施例的俯视图。首先需注意的是，本第二优选实施例所披露的步骤与第一优选实施例相同，因此相同的元件符号说明可沿用第一优选实施例所述者，且相同的步骤不再赘述。另外，为清楚表现辅助结构212与虚置栅极210的空间关系，图10中并未绘示出LDDs 220、第一间隙壁222、以及金属硅化物228等元件，然本领域一般技术人员应知这些元件并未省略。
请参阅图10。本第二优选实施例与第一优选实施例不同之处，在于本优选实施例所提供的辅助结构包括多个条状(multiple bar-like)辅助结构212a。各辅助结构212a具有与第一优选实施例相同的宽度W,其介于O. 03 μ m与O. I μ m之间。最靠近虚置栅极210的辅助结构212a与虚置栅极210之间亦具有第一间距D1,其如第一优选实施例所述，介于O. Ιμπι与O. 18 μ m之间。各辅助结构212a之间具有第二间距D2，而第二间距D2介于O. 12 μ m与O. 23 μ m之间。如前所述，当虚置栅极210的线宽S大于I μ m时，本优选实施例即于虚置栅极210的两侧形成辅助结构212a。另外需注意的是，由于辅助结构212a的制作步骤如第一优选实施例所述，与半导体元件230的制作步骤相同，因此在形成半导体元件230的第一间隙壁222时，同时于各辅助结构212a的侧壁分别形成第二间隙壁(图未示)。根据本第二优选实施例所提供的多个条状辅助结构212a，可更提升辅助结构212a在CMP工艺中的缓冲功能，确保虚置栅极的第一高度H1不被影响。此外，由于辅助结构212a为多个条状结构，因此相邻的虚置栅极210之间可仅设置一组辅助结构，即相邻的 虚置栅极210可共用形成于其间的多个条状辅助结构212a。当然，相邻的虚置栅极210亦可分别包括多个条状辅助结构212a。 综上所述，本发明所提供的具有金属栅极的半导体元件的制作方法，于形成虚置栅极的同时于其两侧分别形成辅助结构。由于辅助结构的存在，在移除介电层结构以暴露出虚置栅极时，工艺上对于虚置栅极边缘的耗损，尤其是虚置栅极与介电层结构接壤处的耗损，可转移至辅助结构的边缘，尤其是辅助结构与介电层结构接壤处。亦即辅助结构作为虚置栅极的缓冲结构，使得CMP工艺对虚置栅极的消耗转移至辅助结构，以保全虚置栅极的高度。因此，在暴露出虚置栅极后，虚置栅极边缘的高度与虚置栅极中央的高度相同，而后续移除虚置栅极形成的栅极沟槽可获得与虚置栅极高度相同的深度。更重要的是，形成于栅极沟槽内的金属栅极可获得与虚置栅极相同的高度，进而可提供符合期待的电性表现。另外，由于辅助结构整合于半导体元件的工艺中，因此本发明所提供的具有金属栅极的半导体元件的制作方法并不另外增加工艺成本。并且，由于栅极高度的耗损随着虚置栅极密度升高而增加，因此本发明所提供的具有金属栅极的半导体元件的制作方法更有益于虚置栅极密度大于65%，即半导体元件密度较高的工艺要求。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有金属栅极的半导体元件的制作方法，包括 提供基底，该基底内形成有多个浅沟隔尚，该基底上形成有多晶娃层； 图案化该多晶硅层，以于该基底上形成至少一虚置栅极以及至少一对辅助结构，该多个辅助结构分别设置于该虚置栅极的两侧，且分别设置于该多个浅沟隔离上； 于该基底上形成至少一个半导体元件，且该半导体元件包括该虚置栅极； 于该基底上形成介电层结构；以及 移除部分该介电层结构以暴露出该半导体元件的该虚置栅极与该多个辅助结构。
2.如权利要求1所述的制作方法，其中该虚置栅极与该辅助结构之间具有第一间距，且该第一间距介于O. 1微米与O. 18微米之间。
3.如权利要求1所述的制作方法，其中该辅助结构具有宽度，且该宽度介于O.03微米与O. 1微米之间。
4.如权利要求1所述的制作方法，其中该虚置栅极具有线宽，且该线宽大于1微米。
5.如权利要求1所述的制作方法，其中该多个辅助结构包括多个条状辅助结构。
6.如权利要求5所述的制作方法，其中该多个辅助结构之间具有第二间距，且该第二间距介于O. 12微米与O. 23微米之间。
7.如权利要1所述的制作方法，其中形成该半导体元件的步骤还包括于该虚置栅极的侧壁形成第一间隙壁，以及同时于该多个辅助结构的侧壁分别形成第二间隙壁。
8.如权利要求1所述的制作方法，其中该介电层结构覆盖该半导体元件与该多个辅助结构，且填满该半导体元件与该多个辅助结构之间的缝隙。
9.如权利要求8所述的制作方法，其中移除部分该介电层结构以暴露出该半导体元件的该虚置栅极与该多个辅助结构之后，该半导体元件、该半导体元件的该虚置栅极、与该虚置栅极与该多个辅助结构之间的该介电层结构共平面。
10.如权利要求1所述的制作方法，还包括移除该半导体元件的该虚置栅极，以及形成金属栅极的步骤。
11.如权利要求10所述的制作方法，其中该虚置栅极具有第一高度，该金属栅极具有第二高度，且该第二高度等于该第一高度。
12.—种具有金属栅极的半导体元件，包括 基底，该基底内形成有多个浅沟隔离； 至少一金属栅极，设置于该基底上；以及 至少一对辅助结构，设置于该金属栅极的两侧，以及该多个浅沟隔离上。
13.如权利要求12所述的具有金属栅极的半导体元件，其中该多个辅助结构与该金属栅极电性隔离。
14.如权利要求12所述的具有金属栅极的半导体元件，其中该多个辅助结构与该金属栅极之间具有第一间距，且该第一间距介于O. 1微米与O. 18微米之间。
15.如权利要求12所述的具有金属栅极的半导体元件，其中该多个辅助结构具有宽度，且该宽度介于O. 03微米与O. I微米之间。
16.如权利要求12所述的具有金属栅极的半导体元件，其中该金属栅极具有线宽，且该线宽大于1微米。
17.如权利要求12所述的具有金属栅极的半导体元件，其中该多个辅助结构包括多个条状辅助结构。
18.如权利要求17所述的具有金属栅极的半导体元件，其中该多个条状辅助结构之间具有第二间距，且该第二间距介于O. 12微米与O. 23微米之间。
19.如权利要求12所述的具有金属栅极的半导体元件，还包括 轻掺杂漏极，分别设置于该多个金属栅极两侧的该基底内； 第一间隙壁，设置于该多个金属栅极的侧壁；以及 源极/漏极，分别设置于该多个金属栅极两侧的该基底内。
20.如权利要求12所述的具有金属栅极的半导体元件，其中该多个辅助结构还包括第二间隙壁，设置于该多个辅助结构的侧壁。
全文摘要
本发明公开一种具有金属栅极的半导体元件及其制作方法，该半导体元件包括具有多个浅沟隔离的基底、至少一设置于该基底上的金属栅极、以及至少一对设置于该金属栅极两侧的辅助结构。
文档编号H01L29/423GK102891085SQ20111020280
公开日2013年1月23日 申请日期2011年7月20日 优先权日2011年7月20日
发明者徐俊伟, 黄柏诚, 蔡腾群, 许嘉麟, 林志勋, 陈彦铭, 陈佳禧, 龚昌鸿 申请人:联华电子股份有限公司