专利名称：具有金属栅极的半导体元件的制作方法
技术领域：
本发明涉及一种具有金属栅极的半导体元件及其制作方法，尤指一种实施后栅极(gate last)工艺的具有金属栅极的半导体元件及其制作方法。
背景技术：
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿隧效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(highdielectric constant,以下简称为high_k)材料因具有可有效降低物理极限厚度，并且在 相同的等效氧化厚度(equivalent oxide thickness, EOT)下,有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。而传统的栅极材料多晶娃则面临硼穿透(boron penetration)效应,导致元件效能降低等问题；且多晶娃栅极还遭遇难以避免的耗层效应(depletion effect),使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配high-k栅极介电层的控制电极。然而，即使利用high-k栅极介电层取代传统二氧化硅或氮氧化硅介电层，并以具有匹配功函数的金属栅极取代传统多晶硅栅极，如何持续地增加半导体元件效能，例如能确保N型金属氧化物半导体(n-type metal-oxide-semiconductor, nMOS)晶体管的金属栅极具有4. I电子伏特(eV)左右的功函数，以及确保P型金属氧化物半导体(p-typemetal-oxide-semiconductor, pMOS)晶体管的金属栅极具有5. IeV左右的功函数,一直为半导体业者所欲解决的问题。
发明内容
因此，本发明的目的之一在于提供一种金属栅极的制作方法，以可确保nMOS晶体管或pMOS晶体管的金属栅极具有所需的功函数。根据本发明所提供的权利要求，提供一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供基底，该基底上形成有至少一第一半导体元件。接下来于该第一半导体元件内形成第一栅极沟槽，随后于该第一栅极沟槽内形成第一功函数金属层。待于该第一栅极沟槽内形成该第一功函数金属层之后，对该第一功函数金属层进行分耦式等离子体氧化(decoupled plasma oxidation,以下简称为 DP0)处理。根据本发明所提供的具有金属栅极的半导体元件的制作方法，于半导体元件，尤其是P型半导体元件的栅极沟槽内形成该第一功函数金属层之后，进行DPO处理，由此调整该第一功函数金属层的功函数至目标功函数。此外，由于DPO处理后的第一功函数金属层已具有目标功函数，因此本发明所提供的具有金属栅极的半导体元件的制作方法甚至可取代已知的金属后热处理(post-metal anneal),并由此避免因金属后热处理而造成的影响。换句话说，本发明所提供的具有金属栅极的半导体元件的制作方法不仅可确保半导体元件的金属栅极皆具有符合要求的功函数，更进一步确保具有金属栅极的半导体元件的电性表现。
图I至图5为本发明所提供的具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图。图6至图10为本发明所提供的具有金属栅极的半导体元件的制作方法的第二优选实施例的示意图。附图标记说明
100 > 200 基底 102、202 浅沟绝缘104、204 高介电常数栅极介电层106,206 底部阻障层108、208 蚀刻停止层110,210 第一半导体元件112,212 第二半导体元件120,220 第一轻掺杂漏极122,222 第二轻掺杂漏极124、224 间隙壁130,230 第一源极/漏极132,232 第二源极/漏极134、234 金属硅化物140、240 接触洞蚀刻停止层142,242 内层介电层150、250 第一栅极沟槽152,252 第二栅极沟槽160,260 第一功函数金属层162,262 分耦式等离子体氧化处理170,270 第二功函数金属层172,272 分耦式等离子体氮化处理174、274 热处理180、280 填充金属层190、290 第一金属栅极192,292 第二金属栅极
具体实施例方式请参阅图I至图5，图I至图5为本发明所提供的具有金属栅极的半导体元件的制作方法的第一优选实施例的示意图。如图I所示，本优选实施例首先提供基底100，例如硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，SOI)基底。基底100上形成有第一半导体元件110与第二半导体元件112，而第一半导体元件110与第二半导体元件H2之间的基底100内形成有提供电性隔离的浅沟隔离(shallow trench isolation, STI) 102。第一半导体元件110具有第一导电型式，而第二半导体元件112具有第二导电型式，且第一导电型式与第二导电型式互补(complementary)。在本优选实施例中，第一半导体元件110为P型半导体元件；而第二半导体元件112为η型半导体元件。请参阅图I。第一半导体元件110与第二半导体元件112各包括栅极介电层104、底部阻障层(bottom barrier layer) 106与虚置栅极(图未示)如多晶娃层。栅极介电层104可为传统二氧化硅层或高介电常数栅极介电层或其组合；而底部阻障层106则包括氮化钛(titanium nitride, TiN),但不限于此。此外第一半导体元件110与第二半导体元件112分别包括第一轻掺杂漏极(light doped drain，LDD) 120与第二轻掺杂漏极(LDD) 122、间隙壁124、与第一源极/漏极130与第二源极/漏极132。另外，第一源极/漏极130与 第二源极/漏极132的表面分别包括有金属硅化物134。而在第一半导体元件110与第二半导体元件112上,依序形成接触洞蚀刻停止层(contact etch stop layer, CESL) 140与内层介电(inter-layer dielectric, ILD)层142。上述元件的制作步骤以及材料选择，甚至是半导体业界中为提供应力作用还改善电性表现而实施选择性外延成长(selectiveepitaxial growth, SEG)方法形成源极/漏极130、132等皆为该领域的人士所熟知,故于此皆不再赘述。请继续参阅图I。在形成接触洞蚀刻停止层(CESL) 140与内层介电(ILD)层142后，通过平坦化工艺移除部分的接触洞蚀刻停止层(CESL) 140与内层介电(ILD)层142，直至暴露出第一半导体元件110与第二半导体元件112的虚置栅极，随后利用适合的蚀刻工艺移除第一半导体元件110与第二半导体元件112的虚置栅极，而同时于第一半导体元件110与第二半导体元件112内分别形成第一栅极沟槽150与第二栅极沟槽152。值得注意的是，本优选实施例可与先栅极介电层(high-k first)工艺整合,此时栅极介电层104包括高介电常数(high dielectric constant,high_k)栅极介电层,其可以是金属氧化物层,例如稀土金属氧化物层。该高介电常数栅极介电层104可选自氧化铪(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide,HfSiO4)、娃酸給氮氧化合物(hafnium siliconoxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalum oxide，Ta2O5)、氧化宇乙(yttrium oxide，Y2O3)、氧化错(zirconium oxide,ZrO2)、钦酸银(strontium titanate oxide, SrTiO3)、娃酸错氧化合物(zirconium siliconoxide, ZrSiO4)、错酸給(hafnium zirconium oxide, HfZrO4)、银秘组氧化物(strontiumbismuth tantalate, SrBi2Ta2O9, SBT)、,告钦酸铅(lead zirconate titanate, PbZrxTi1^O3,PZT)与钛酸钡银(barium strontium titanate, BaxSr1^TiO3, BST)所组成的群组。另夕卜，在高介电常数栅极介电层104与基底100之间,可设置于介面层(interfacial layer)(图未示)。而在形成第一栅极沟槽150与第二栅极沟槽152后，可于第一栅极沟槽150与第二栅极沟槽152内的底部阻障层106上形成蚀刻停止层(etch stop layer) 108,蚀刻停止层108可包括氮化钽(tantalum nitride, TaN),但不限于此。另外值得注意的是，本优选实施例可与后栅极介电层(high-k last)工艺整合，此时栅极介电层可先为传统的二氧化娃层。而在移除多晶娃层形成第一栅极沟槽150与第二栅极沟槽152之后，暴露于第一栅极沟槽150与第二栅极沟槽152底部的栅极介电层可作为介面层(图未示)。随后于基底100上形成高介电常数栅极介电层104，其可包括上述材料。并且在形成高介电常数栅极介电层104后，亦可再于其上形成前述的蚀刻停止层108。请再次参阅图I。在形成蚀刻停止层108后,进行化学气相沉积(chemical vapordeposition, CVD)工艺或物理气相沉积(physical vapor deposition, PVD)工艺，在第一栅极沟槽150与第二栅极沟槽152内形成第一功函数金属层160。第一功函数金属层160可为具有P型导电型式的P型功函数金属层，例如包括氮化钛(titanium nitride, TiN)、碳化钛(titanium carbide, TiC)、氮化组(tantalum nitride, TaN)、碳化组(tantalum carbide,TaC)、碳化鹤(tungsten carbide, WC)、或氮化招钦(aluminum titanium nitride, TiAlN),但不限于此。此外，第一功函数金属层160可为单层结构或复合层结构。 请仍然参阅图I。在形成第一功函数金属层160之后，即进行DPO处理162，用以调整第一功函数金属层160的功函数。DPO处理162具有工艺温度，且该工艺温度小于400°C， 优选为介于室温与200°C之间。此外DPO处理162还可包括通入氮气或氩气的步骤。根据本优选实施例所提供的DPO处理162，第一功函数金属层160的功函数被调整至介于4. 9电子伏特(eV)与5. 2eV之间，且优选为5. leV。值得注意的是，本优选实施例中虽不限在形成第一功函数金属层160之后进行金属后热处理(post metal anneal),利用高于400°C,甚或需要550°C的高温调整第一功函数金属层160的功函数。如此的高温不利于第一功函数金属层160的低热预算要求，也因此反而对金属层造成负面的影响。但由于本优选实施例所提供的DPO处理162以可确保第一功函数金属层160获得目标功函数，因此前述的金属后热处理可省却，并由此避免金属后热处理对第一功函数金属层160造成的负面影响。请参阅图2。接下来于基底100上形成图案化掩模，例如图案化光致抗蚀剂层(图未示)，但不限于此。图案化掩模是用以遮盖第一半导体元件110，并暴露出第二半导体元件112处的第一功函数金属层160。随后利用合适的蚀刻剂移除未被图案化掩模保护的第一功函数金属层160，使得蚀刻停止层108重新暴露于第二栅极沟槽152之内。在移除第一功函数金属层160时，蚀刻停止层108可保护其下方的底部阻障层106与高介电常数栅极介电层104。另外值得注意的是，为了改善后续金属膜层的填入结果，在完全去除第二栅极沟槽152内的第一功函数金属层160时，图案化掩模可为形成在第一栅极沟槽150内，且表面低于第一栅极沟槽150开口的膜层。因此后续进行移除第一功函数金属层160时，第一功函数金属层160仅存留于第一栅极沟槽150内，尤其是第一栅极沟槽150的底部与侧壁，使得第一栅极沟槽150侧壁的第一功函数金属层150的高度小于第一栅极沟槽150的深度，进而增加后续金属膜层的填入能力。请继续参阅图2。在移除第二栅极沟槽152内的第一功函数金属层160后，进行CVD工艺或PVD工艺，在基底100上形成第二功函数金属层170。第二功函数金属层170可为具有η型导电型式的η型功函数金属层,例如招化钛(titanium aluminide, TiAl)层、招化错(zirconium aluminide, ZrAl)层、招化鹤(tungsten aluminide, WAl)层、招化组(tantalum aluminide,TaAl)层或招化給(hafnium aluminide,HfAl)层，但不限于此。此夕卜，第二功函数金属层170可为单层结构或复合层结构。
请参阅图2。在形成第二功函数金属层170之后，进行分耦式等离子体氮化(decoupled plasma nitridation,以下简称为DPN)处理172,用以调整第二功函数金属层170的功函数。DPN处理172具有工艺温度，且该工艺温度小于400°C，优选为介于室温与200°C之间。此外DPN处理172还可包括通入氮气或氩气的步骤。根据本优选实施例所提供的DPN处理172，第二功函数金属层170的功函数被调整至介于3. 9eV与4. 2eV之间，且优选为4. IeV0另外值得注意的是，在进行DPN处理172之前，可于第一半导体元件110处选择性地形成掩模(图未示)，用以避免DPN处理172影响第一半导体元件110处的第二功函数金属层170以及第一功函数金属层160的功函数。请参阅图3。在进行DPN处理172调整第二功函数金属层170的功函数之后，进行热处理174，以更稳定氮原子与第二功函数金属层170内金属材料的结合，增加第二功函数金属层170的稳定性。值得注意的是，本优选实施例所提供的热处理174的工艺温度低于400°C，因此更符合金属材料的低热预算要求。换句话说，本优选实施例所提供的低温热处理可在增加第二功函数金属层170的稳定性的同时，避免影响到第一功函数金属层160以 及第二功函数金属层170。请参阅图4。接下来，于第一栅极沟槽150与第二栅极沟槽152内的第二功函数金属层170上形成填充金属层180。此外第二功函数金属层170与填充金属层180之间优选可设置顶部阻障层(图未示)，顶部阻障层可包括TiN，但不限于此。填充金属层180是用以填满第一栅极沟槽150与第二栅极沟槽152，并可选择具有优良填充能力与较低阻值的金属或金属氧化物，例如招(aluminum,Al)、招化钛(titanium aluminide,TiAl)或氧化招钛(titanium aluminum oxide, TiAlO),但不限于此。请参阅图5。最后，进行平坦化工艺，例如CMP工艺，用以移除多余的填充金属层180、第二功函数金属层170、第一功函数金属层160、以及蚀刻停止层108,而完成第一金属栅极190与第二金属栅极192的制作。此外，本实施例亦可再选择性去除内层介电(ILD)层142与(接触洞蚀刻停止层)CESL 140等，然后重新形成接触洞蚀刻停止层(CESL)与介电层，以有效提升半导体元件的电性表现。由于上述CMP工艺等步骤为该技术领域中具通常知识者所知，故于此不再赘述。根据本发明所提供的具有金属栅极的半导体元件的制作方法，于形成第一功函数金属层160与第二功函数金属层170之后，分别对第一功函数金属层160与第二功函数金属层170进行DPO处理162与DPN处理172，由此调整第一功函数金属层160与第二功函数金属层170的功函数至目标功函数。此外，由于DPO处理162与DPN处理172后的第一功函数金属层160与第二功函数金属层170已具有目标功函数，因此本发明所提供的具有金属栅极的半导体元件的制作方法可取代金属后热处理，或者或大幅降低金属后热处理所需的工艺温度。换句话说，本发明所提供的具有金属栅极的半导体元件的制作方法更可避免金属后热处理造成的影响，而确保具有金属栅极的半导体元件应有的电性表现。请参阅图6至图10，图6至图10为本发明所提供的具有金属栅极的半导体元件的制作方法的第二优选实施例的示意图。首先注意的是，在第二优选实施例中，与第一优选实施例相同的元件的材料选择于此不再赘述。如图6所示，本优选实施例首先提供基底200，基底200上形成有第一半导体元件210与第二半导体元件212，而第一半导体元件210与第二半导体元件212之间的基底200内形成有提供电性隔离的STI 202。在本优选实施例中，第一半导体元件210为P型半导体元件；第二半导体元件212为η型半导体元件。请参阅图6。第一半导体元件210与第二半导体元件212各包括栅极介电层204、底部阻障层206与虚置栅极(图未示)。此外第一半导体元件210与第二半导体元件212分别包括第一轻掺杂漏极(LDD) 220与第二轻掺杂漏极(LDD)222、间隙壁224、与第一源极/漏极230与第二源极/漏极232。另外，第一源极/漏极230与第二源极/漏极232的表面分别包括金属硅化物234。而在第一半导体元件210与第二半导体元件212上，依序形成接触洞蚀刻停止层(CESL) 240与内层介电(ILD)层242。请继续参阅图6。之后通过平坦化工艺移除部分的接触洞蚀刻停止层(CESL)240与内层介电(ILD)层242，并利用适合的蚀刻工艺移除第一半导体元件210与第二半导体元件212的虚置栅极，而同时于第一半导体元件210与第二半导体元件212内分别形成第一栅极沟槽250与第二栅极沟槽252。值得注意的是，本优选实施例可与先高介电常数栅极介电层(high-k first)工艺整合，此时栅极介电层204包括高介电常数栅极介电层。另外，在高介电常数栅极介电层204与基底200之间，可设置于介面层(图未示)。本优选实施例 亦可与后栅极介电层工艺整合，此时栅极介电层可先为传统的二氧化硅层，并作为介面层(图未示)，随后于基底200上形成高介电常数栅极介电层204。在形成第一栅极沟槽250与第二栅极沟槽252后，或者在第一栅极沟槽250与第二栅极沟槽252内形成高介电常数栅极介电层204后，可于第一栅极沟槽250与第二栅极沟槽252内的底部阻障层206上形成蚀刻停止层208。请仍然参阅图6。在形成蚀刻停止层208后，于第一栅极沟槽250与第二栅极沟槽252内形成第二功函数金属层270。第二功函数金属层270可为具有η型导电型式的η型功函数金属层。此外，第二功函数金属层270可为单层结构或复合层结构。如图6所示，在形成第二功函数金属层270之后，即进行DPN处理272，用以调整第二功函数金属层270的功函数。DPN处理272的工艺温度等其他参数或步骤可参阅第一优选实施例所披露者。根据本优选实施例所提供的DPN处理272，第二功函数金属层270的功函数被调整至介于3. 9eV与4. 2eV之间，且优选为4. IeV0请参阅图7。在进行DPN处理272调整第二功函数金属层270的功函数之后，进行热处理274，以更稳定氮原子与第二功函数金属层270内金属材料的结合，增加第二功函数金属层170的稳定性。值得注意的是，本优选实施例所提供的热处理274的工艺温度低于400°C，因此更符合金属材料的低热预算要求。请参阅图8。接下来于基底200上形成图案化掩模，例如图案化光致抗蚀剂层(图未示)，但不限于此。图案化掩模用以遮盖第二半导体元件212，并暴露出第一半导体元件210处的第二功函数金属层270。随后利用合适的蚀刻剂移除未被图案化掩模保护的第二功函数金属层270。另外值得注意的是，为了改善后续金属膜层的填入结果，在完全去除第一栅极沟槽250内的第二功函数金属层270时，图案化掩模可为形成在第二栅极沟槽252内，且表面低于第二栅极沟槽252开口的膜层，因此后续进行移除第二功函数金属层270时，第二功函数金属层270仅存留于第二栅极沟槽252内，尤其是第二栅极沟槽252的底部与侧壁，使得第二栅极沟槽252侧壁的第二功函数金属层270的高度小于第二栅极沟槽252的深度，进而增加后续金属膜层的填入能力。请继续参阅图8。在移除第一沟极沟槽250内的第二功函数金属层270后，于基底200上形成第一功函数金属层260。第一功函数金属层260可为具有p型导电型式的P型功函数金属层。此外，第一功函数金属层260可为单层结构或复合层结构。如图8所示，在形成第一功函数金属层260之后，进行DPO处理262，用以调整第一功函数金属层260的功函数。DPO处理的工艺温度等其他参数或步骤可参阅第一优选实施例所披露者。根据本优选实施例所提供的DPO处理262，第一功函数金属层260的功函数被调整至介于4. 9eV与5. 2eV之间，且优选为5. IeV0另外值得注意的是，在进行DPO处理262之前，可于第二半导体元件212处选择性地形成掩模(图未示)，用以避免DPO处理262影响第二半导体元件212处的第一功函数金属层260以及第二功函数金属层270的功函数。值得注意的是，本优选实施例中虽不限在形成第一功函数金属层260之后进行金属后热处理，利用高于400°C，甚或需要550°C的高温调整第一功函数金属层160的功函数。如此的高温不利于第一功函数金属层160的低热预算要求，也因此反而对金属层造成负面的影响。但由于本优选实施例所提供的DPO处理262以可确保第一功函数金属层260获得目标功函数，因此前述的金属后热处理可省却，并由此避免金属后热处理对第一功函数金 属层260造成的负面影响。请参阅图9。接下来，于第一栅极沟槽250与第二栅极沟槽252内的第一功函数金属层260上形成填充金属层280。此外第一功函数金属层260与填充金属层280之间优选可设置顶部阻障层(图未示)。填充金属层280用以填满第一栅极沟槽250与第二栅极沟槽252，并可选择具有优良填充能力与较低阻值的金属或金属氧化物。请参阅图10。最后，进行平坦化工艺，例如CMP工艺，用以移除多余的填充金属层280、第一功函数金属层260、第二功函数金属层270、以及蚀刻停止层208,而完成第一金属栅极290与第二金属栅极292的制作。此外，本实施例亦可再选择性去除内层介电(ILD)层242与接触洞蚀刻停止层(CESL) 240等，然后重新形成接触洞蚀刻停止层(CESL)与介电层，以有效提升半导体元件的电性表现。由于上述CMP工艺等步骤为该技术领域中普通技术人员所知，故于此不再赘述。根据本发明所提供的具有金属栅极的半导体元件的制作方法，于形成第二功函数金属层270与第一功函数金属层260之后，分别对第二功函数金属层270与第一功函数金属层260进行DPN处理272与DPO处理262，由此调整第二功函数金属层270与第一功函数金属层260的功函数至目标功函数。此外，由于DPO处理262后的第一功函数金属层260已具有目标功函数，因此本发明所提供的具有金属栅极的半导体元件的制作方法可取代金属后热处理，进而避免因金属后热处理对已存在的第二功函数金属层270造成影响，确保具有金属栅极的半导体元件应有的电性表现。综上所述，根据本发明所提供的具有金属栅极的半导体元件的制作方法，于形成η型或P型半导体元件所需的功函数金属层后，分别对η型功函数金属层与P型功函数金属层进行DPN处理与DPO处理，由此调整这些功函数金属层的功函数至目标功函数。此外，由于DPN处理与DPO处理后的η型与P型功函数金属层皆已获得目标功函数，因此本发明所提供的具有金属栅极的半导体元件的制作方法甚至可取代已知的金属后热处理，并由此避免因金属后热处理而造成的影响。换句话说，本发明所提供的具有金属栅极的半导体元件的制作方法不仅可确保半导体元件的金属栅极皆具有符合要求的功函数，更进一步确保具有金属栅极的半导体元件的电性表现。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有金属栅极的半导体元件的制作方法，包括 提供基底，该基底上形成有至少一第一半导体元件； 于该第一半导体兀件内形成第一栅极沟槽； 于该第一栅极沟槽内形成第一功函数金属层；以及 对该第一功函数金属层进行分耦式等离子体氧化处理。
2.如权利要求I所述的制作方法，其中该分耦式等离子体氧化处理具有一第一工艺温度，且该第一工艺温度小于400°C。
3.如权利要求2所述的制作方法，其中该工艺温度介于室温与200°C之间。
4.如权利要求I所述的制作方法，其中该分耦式等离子体氧化处理还包括通入氮气或 氩气的步骤。
5.如权利要求I所述的制作方法，其中该第一半导体元件为P型半导体元件。
6.如权利要求5所述的制作方法，还包括第二半导体元件，且该第二半导体元件为N型半导体元件。
7.如权利要求6所述的制作方法，还包括 于该第二半导体元件内形成第二栅极沟槽； 于该第二栅极沟槽内形成第二功函数金属层；以及 对该第二功函数金属层进行分耦式等离子体氮化处理。
8.如权利要求7所述的制作方法，其中该分耦式等离子体氮化处理具有一第二工艺温度，且该第二工艺温度小于400°C。
9.如权利要求8所述的制作方法，其中该第二工艺温度介于室温与200°C之间。
10.如权利要求7所述的制作方法，其中该分耦式等离子体氧化处理还包括通入氮气或氩气的步骤。
11.如权利要求7所述的制作方法，还包括热处理，进行于该分耦式等离子体氮化处理之后。
12.如权利要求11所述的制作方法，其中该热处理的工艺温度低于400°C。
13.如权利要求7所述的制作方法，其中该第一功函数金属层形成于进行该分耦式等离子体氮化处理之后。
14.如权利要求7所述的制作方法，其中该第二功函数金属层形成于进行该分耦式等离子体氧化处理之后。
15.如权利要求7所述的制作方法，其中该第一栅极沟槽与该第二栅极沟槽同时形成。
16.如权利要求I所述的制作方法，还包括形成填充金属层的步骤，且该填充金属层至少填满该第一栅极沟槽。
全文摘要
本发明公开一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供基底，该基底上形成有至少一第一半导体元件。接下来于该第一半导体元件内形成第一栅极沟槽，随后于该第一栅极沟槽内形成第一功函数金属层。待于该第一栅极沟槽内形成该第一功函数金属层之后，对该第一功函数金属层进行分耦式等离子体氧化处理。
文档编号H01L21/28GK102956460SQ20111024816
公开日2013年3月6日 申请日期2011年8月26日 优先权日2011年8月26日
发明者王俞仁, 孙德霖, 赖思豪, 陈柏均, 林志勋, 蔡哲男, 林君玲, 叶秋显 申请人:联华电子股份有限公司