多晶片封装结构的制作方法
【专利摘要】本发明提供一种多晶片封装结构，其包括：基板，设有相对的第一表面和第二表面、设置于第一表面和第二表面上的若干导线、以及至少两个贯穿该第一表面和第二表面的窗口；至少两个DRAM晶片，设置于所述基板的第一表面上并分别覆盖每一所述窗口的一端；第一焊线，穿过所述窗口并电性连接所述DRAM晶片和所述基板的第二表面上的导线；第二晶片，叠置于所述DRAM晶片上；第二焊线，电性连接所述第二晶片和所述基板的第一表面上的导线；封装体，封装在所述基板上的DRAM晶片和第二晶片外围和基板的窗口外围并遮盖所述第一焊线和第二焊线。
【专利说明】多晶片封装结构
【技术领域】
[0001]本发明涉及半导体封装【技术领域】，尤其涉及一种多晶片封装结构。
【背景技术】
[0002]动态随机存储器(DRAM)的封装技术几经变迁，从双列直插封装(Dual Inline-pinPackage ;DIP)、J 型引脚小外形封装(Small Out-Line J-Leaded Package ;S0J)、薄型小尺寸封装(Thin Small Outline Package ;TS0P)、底部引线塑料封装(Bottom LeadedPlastic ;BLP)、焊球阵列封装(Ball Grid Array ;BGA)发展到系统级封装(System inPackage ;SiP)等闻性能封装时代。其中，系统级封装为一种对两个以上的晶片、封装器件或者电路进行机械和电气封装的方法；其在有限的空间内可成倍提高存储器容量或实现电子设计功能，解决空间、互连受限的问题，是当前半导体封装的主流。在成本允许的条件下，采用系统级封装技术可以提升DRAM容量，或者拓展产品的内存位宽，适应新一代高位宽、高速、大容量内存芯片的需求。
[0003]各种其他器件如Flash，CPU等与DRAM相配合后形成的多晶片系统级封装的封装形式，其单颗器件就独立构成一个系统，如MCP (Mult1-Chip Package,多晶片封装器件)、eMCP (embedded Mult1-Chip Package,内嵌式多晶片封装器件)这样的系统,其发展主要是朝着满足高容量和高效能两个方向，封装形式一般采用FBGA (Fine-Pitch Ball GridArray，细间距球栅阵列)。为实现高容量的要求，业界于是发展出各种堆叠技术，比如，弓丨线结合(Stack by wire bond)、层叠封装(Package-on-package)、线路重布技术(RDL-Wirebond),垂直式连接工艺技术(Vertical interconnect1n process),金线-金线内连接技术(Gold to Gold interconnect1n; GGI)与 PIP (Package in Package)工艺技术。这些技术虽然在空间上提高了封装体的容量或功能，但是对产品的成本和信号方面产生了较大的影响。往往会发现某些产品的封装成本高居不下，而产品的信号完整性也得不到保证，严重影响产品的性能及可靠性。
[0004]请参照图1所示为现有技术中的一种eMCP封装系统采用FBGA形式封装后的截面示意图，从该图中可以看出，该种eMCP封装系统内部封装有多个存储器晶片DR、多个闪存晶片F、控制晶片CTl以及若干颗电容C以及未展示出来的电阻等等器件，其中各种晶片依次堆叠在封装基板上，并通过引线和封装基板连接而将信号连接到封装体外面的锡球上面。由此可见，该种eMCP封装系统采用FBGA形式封装，需要将晶片依次向上堆叠封装形成，一般情况下需要堆叠到四层甚至六层以上。但是，由于整个封装体厚度的外在限制，晶片的厚度就需要减薄，从而加大了晶片碎裂的风险，提高了封装加工厂成本。另外，FBGA封装由于采用在封装基板单面打线，且堆叠层数较多，线弧的跨度比较大，导致金线用量比较大，进而在塑封的时候，线弧之间容易发生短路，进一步增加了加工成本。此外，系统在信号网络较多的时候，各个网络之间的走线相对较密，传统的FBGA封装由于在结构上的限制，往往封装基板需要设计四层以上，其成本会大大增加；且由于信号过密，信号之间容易发生串扰，影响信号的完整性，特别是对于DRAM高速信号。还有传统的焊线工艺，为提高产品制成能力，需要对封装基板进行电镀处理，基板上面需要有电镀导线来导通电流进行电镀；然而，传统FBGA封装，由于结构上的限制，拉出电镀导线比较困难，所以往往需要采用NPL(Non Plating Line,非镀层导线)工艺,导致封装成本的进一步上升。
[0005]因此，有必要提供一种改进的多晶片封装结构以解决上述问题。
【发明内容】
[0006]本发明的目的在于提供一种可有效降低封装成本的多晶片封装结构。
[0007]为实现上述发明目的，本发明提供了一种多晶片封装结构，其包括:基板，设有相对的第一表面和第二表面、设置于第一表面和第二表面上的若干导线、以及至少两个贯穿该第一表面和第二表面的窗口 ；至少两个DRAM晶片，设置于所述基板的第一表面上并分别覆盖每一所述窗口的一端；第一焊线，穿过所述窗口并电性连接所述DRAM晶片和所述基板的第二表面上的导线；第二晶片，叠置于所述DRAM晶片上；第二焊线，电性连接所述第二晶片和所述基板的第一表面上的导线；封装体，封装在所述基板上的DRAM晶片和第二晶片外围和基板的窗口外围并遮盖所述第一焊线和第二焊线。
[0008]作为本发明的进一步改进，所述多晶片封装结构还包括若干以表面焊接方式焊接在所述基板的第一表面上的电阻和电容。
[0009]作为本发明的进一步改进，所述多晶片封装结构还包括设置于所述基板的第一表面上的第三晶片以及电性连接所述第三晶片与基板的第一表面上的导线的第三焊线。
[0010]作为本发明的进一步改进，所述第三晶片的体积小于所述DRAM晶片的体积，并设置于所述DRAM晶片的旁侧。
[0011]作为本发明的进一步改进，所述多晶片封装结构还包括电性连接在所述第二晶片与基板的第一表面的导线之间的线路转接板，所述第二焊线包括电性连接所述第二晶片和线路转接板之间的第一连接线和电性连接所述线路转接板和基板的第一表面的导线的第二连接线。
[0012]作为本发明的进一步改进，所述线路转接板叠置于所述DRAM晶片上，并位于所述第二晶片的旁侧而与第二晶片位于同一平面上。
[0013]作为本发明的进一步改进，所述第三晶片为控制晶片，所述多晶片封装结构还包括若干连接所述线路转接板和第三晶片的第四焊线。
[0014]作为本发明的进一步改进，所述第二晶片为flash晶片或者CPU晶片或者多媒体晶片或者网络晶片。
[0015]作为本发明的进一步改进，所述多晶片封装结构还包括若干个焊接在所述基板的第二表面上未设置所述封装体的区域的锡球。
[0016]作为本发明的进一步改进，所述基板的第一表面和第二表面上的导线通过超声波打线的方式形成在基板上。
[0017]本发明的有益效果是:本发明多晶片封装结构通过设置具有至少两个窗口的承载基板，将至少两个DRAM晶片并排设置在基板第一表面，第二晶片叠置在DRAM晶片上方，并通过双面打线连接的方式连接DRAM晶片、第二晶片和基板，由此可有效降低整个多晶片封装结构的堆叠层数，从而降低封装工艺难度和封装成本，且成品率较高；另外，本发明中的多晶片封装结构容易进行内部走线设计，基板的设置层数设置为两层即可满足导线布线要求，并且DRAM晶片的连接焊线设置为从窗口中拉出，由此可确保整个多晶片封装结构的信号完整性，有效避免发生因基板同侧布线过多而导致信号串扰的现象。
【专利附图】
【附图说明】
[0018]图1是现有技术中的一种多晶片封装结构的剖视图；
图2是本发明多晶片封装结构的立体组合图；
图3是图2中多晶片封装结构的另一角度的立体组合图；
图4是图2中多晶片封装结构将封装体分解开时的部分分解图；
图5是图4中多晶片封装结构的另一角度的部分分解图；
图6是图4中多晶片封装结构的进一步分解图；
图7是图6中多晶片封装结构的另一角度的分解图。
【具体实施方式】
[0019]以下将结合附图所示的各实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
[0020]请参照图2至图7所示为本发明多晶片封装结构100的一较佳实施方式。
[0021]所述多晶片封装结构100包括基板1、两个DRAM晶片2、第二晶片3、线路转接板
4、第三晶片5、若干电容和电阻6、若干焊线、封装体7和若干个锡球8。
[0022]请参照图6及图7所示，所述基板I设有相对设置的第一表面11和第二表面12、设置于第一表面11和第二表面12上的若干导线(未图示)、以及至少两个贯穿该第一表面11和第二表面12的窗口 13。所述基板I的第一表面11和第二表面12上的导线均通过超声波打线的方式形成在基板I上。所述电阻和电容6以表面焊接方式焊接在所述基板I的第一表面11上。当然，在所述基板I的第一表面11上还焊接有若干晶振等其他电子器件(未图不)。在本实施方式中，所述第一表面11和第二表面12也可分别称为基板I的上表面和下表面，并且所述窗口 13为两个。当然，当所述DRAM晶片2设置多于两个时，所述窗口 13也可相应地增加为与DRAM晶片2数量相对应的多个。
[0023]请参照图3至图7所示，本实施方式中两个所述DRAM晶片2并排设置于所述基板I的第一表面11上，并分别覆盖每一所述窗口 13的一端。其中每一所述DRAM晶片2均具有一朝向所述基板I的第一表面11的作用表面21和一背离所述基板11的第一表面11的非作用表面22。该作用表面21具有一电性区外露于所述窗口 13中。所述DRAM晶片2设置为至少两个普通的DRAM晶片，而非低功耗随机存取存储器晶片(未图示)，由此在保证本发明多晶片封装结构100的存储容量的基础上有效降低制造成本。在本实施方式中，所述DRAM晶片2设置为两个，当然,所述DRAM晶片2也可根据需求设置为多个，同上述，所述窗口 13也相应地增加为与DRAM晶片2数量相对应的多个，并使得该多个DRAM晶片并排设置在基板I的第一表面11上。
[0024]请参照图3至图7所示，所述焊线包括第一焊线91。该第一焊线91穿过所述窗口13并电性连接所述DRAM晶片2的作用表面21的电性区和所述基板I的第二表面12上的导线； 请参照图3至图7所示，所述第二晶片3叠置于所述DRAM晶片2的非作用表面22上。在本实施方式中，该第二晶片3为flash晶片或者CPU晶片或者多媒体晶片或者网络晶片，当然，也可根据需求设置为其他功能性或逻辑晶片。所述焊线还包括第二焊线92，该第二焊线92电性连接所述第二晶片3和所述基板I的第一表面11上的导线。
[0025]请参照图3至图7所示，所述封装体7包括封装在所述基板I上的DRAM晶片2和第二晶片3外围的上封装体71和封装在基板I的窗口 13外围的下封装体72。所述封装体7同时遮盖所述第一焊线91和第二焊线92，以防止所述焊线外露而遭到破坏或干扰。所述锡球8焊接在所述基板I的第二表面12上未设置所述封装体7的区域。
[0026]请参照图3至图7所示，所述第三晶片5设置于所述基板I的第一表面11上，所述焊线包括电性连接所述第三晶片5与基板I的第一表面11上的导线的第三焊线93。所述第三晶片5的体积小于所述DRAM晶片2的体积，并设置于所述DRAM晶片2的旁侧，以充分利用所述基板I的空余区域，提高基板I的利用率。
[0027]请参照图3至图7所示，在本实施方式中，所述多晶片封装结构100包括所述线路转接板4，并且所述线路转接板4电性连接在所述第二晶片3与基板I的第一表面11的导线之间，所述第二焊线92包括电性连接所述第二晶片3和线路转接板4之间的第一连接线921和电性连接所述线路转接板4和基板I的第一表面11的导线的第二连接线922，由此可有效提高本发明多晶片封装结构100的兼容性；并且当第二晶片3设置为多个时，可将其并排设置并通过线路转接板4与基板I进行电性连接，进一步可确保本发明多晶片封装结构100的基板I的设置层数不超过两层，进而可降低封装成本。另外，在本实施方式中，所述线路转接板4叠置于所述DRAM晶片2上，并位于所述第二晶片3的旁侧而与第二晶片3位于同一平面上。当然，如果不需要线路转接板4，也可将本实施方式中的线路转接板4去除，或者替换设置为需要的另一晶片(未图示)，并将所述第二晶片3和该另一晶片通过焊线与基板I的第一表面11上的导线进行电性连接。
[0028]此外，在本实施方式中，所述第三晶片5为控制晶片，所述焊线还包括若干连接所述线路转接板4和第三晶片5的第四焊线94。当然，所述第三晶片5也可为其他功能性或逻辑性的小面积晶片。
[0029]请参照图2至图7所示，本发明多晶片封装结构100制造时，首先提供一具有所述窗口 13和导线的所述基板I ;其次将电容和电阻6等器件通过表面焊接方式焊接在所述基板I的第一表面11上；然后将DRAM晶片2和第三晶片5直接贴装在所述基板11的第一表面11上，将第二晶片3和线路转接板4贴装在DRAM晶片上面；再在基板I第二表面12进行引线焊接，即将第一焊线91穿过所述窗口 13电性连接所述DRAM晶片2和所述基板I ;然后再在基板I的第一表面进行引线焊接，即分别进行第二焊线92、第三焊线93和第四焊线94的焊接；引线焊接完成后将基板I上下进行塑封而形成所述塑封体7 ;最后，在基板I的第二表面12上未设置所述封装体7的区域焊接所述锡球8，从而完成本发明多晶片封装结构100的制造。
[0030]综上所述，本发明多晶片封装结构100通过设置具有至少两个窗口 13的承载基板I，将至少两个DRAM晶片2并排设置在基板I第一表面11，第二晶片3叠置在DRAM晶片2上方，并通过双面打线连接的方式连接DRAM晶片2、第二晶片3和基板11，由此可有效降低整个多晶片封装结构100的堆叠层数，从而降低封装工艺难度和封装成本，且成品率较高；另外，本发明中的多晶片封装结构100容易进行内部走线设计，基板I的设置层数设置为两层即可满足导线布线要求，并且DRAM晶片2的连接焊线设置为从窗口 13中拉出，由此可确保整个多晶片封装结构100的信号完整性，有效避免发生因基板I同侧布线过多而导致信号串扰的现象。
[0031]应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
[0032]上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
【权利要求】
1.一种多晶片封装结构，其特征在于，所述多晶片封装结构包括: 基板，设有相对的第一表面和第二表面、设置于第一表面和第二表面上的若干导线、以及至少两个贯穿该第一表面和第二表面的窗口； 至少两个DRAM晶片，设置于所述基板的第一表面上并分别覆盖每一所述窗口的一端； 第一焊线，穿过所述窗口并电性连接所述DRAM晶片和所述基板的第二表面上的导线； 第二晶片，置置于所述DRAM晶片上； 第二焊线，电性连接所述第二晶片和所述基板的第一表面上的导线； 封装体，封装在所述基板上的DRAM晶片和第二晶片外围和基板的窗口外围并遮盖所述第一焊线和第二焊线。
2.根据权利要求1所述的多晶片封装结构，其特征在于:所述多晶片封装结构还包括若干以表面焊接方式焊接在所述基板的第一表面上的电阻和电容。
3.根据权利要求1所述的多晶片封装结构，其特征在于:所述多晶片封装结构还包括设置于所述基板的第一表面上的第三晶片以及电性连接所述第三晶片与基板的第一表面上的导线的第三焊线。
4.根据权利要求3所述的多晶片封装结构，其特征在于:所述第三晶片的体积小于所述DRAM晶片的体积，并设置于所述DRAM晶片的芳侧。
5.根据权利要求3所述的多晶片封装结构，其特征在于:所述多晶片封装结构还包括电性连接在所述第二晶片与基板的第一表面的导线之间的线路转接板，所述第二焊线包括电性连接所述第二晶片和线路转接板之间的第一连接线和电性连接所述线路转接板和基板的第一表面的导线的第二连接线。
6.根据权利要求5所述的多晶片封装结构，其特征在于:所述线路转接板叠置于所述DRAM晶片上，并位于所述第二晶片的旁侧而与第二晶片位于同一平面上。
7.根据权利要求5所述的多晶片封装结构，其特征在于:所述第三晶片为控制晶片，所述多晶片封装结构还包括若干连接所述线路转接板和第三晶片的第四焊线。
8.根据权利要求1至7项中任意一项所述的多晶片封装结构，其特征在于:所述第二晶片为flash晶片或者CPU晶片或者多媒体晶片或者网络晶片。
9.根据权利要求1所述的多晶片封装结构，其特征在于:所述多晶片封装结构还包括若干个焊接在所述基板的第二表面上未设置所述封装体的区域的锡球。
10.根据权利要求1所述的多晶片封装结构，其特征在于:所述基板的第一表面和第二表面上的导线通过超声波打线的方式形成在基板上。
【文档编号】H01L23/49GK104078436SQ201310107284
【公开日】2014年10月1日 申请日期:2013年3月29日 优先权日:2013年3月29日
【发明者】徐健, 侯建飞, 韩邵堂 申请人:智瑞达科技（苏州）有限公司