半导体器件的制备方法
【专利摘要】本发明揭示了一种半导体器件的制备方法，包括：提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导体衬底上的栅极结构，所述栅极结构的侧壁形成有第一侧墙；对所述半导体衬底进行凹槽工艺，以在所述第一侧墙两侧的所述半导体衬底的暴露区域形成凹槽；进行浅掺杂工艺；在所述栅极结构的侧壁形成第二侧墙；进行源/漏极掺杂工艺；去除所述第二侧墙；在所述半导体衬底的表面、所述栅极结构的表面以及所述第一侧墙的表面上形成应力衬垫层。本发明的半导体器件的制备方法中，由于所述凹槽的存在，使得随后形成的应力衬垫层更靠近沟道区域，以提高应力迁移效果，从而有效地改善沟道内载流子迁移效率。
【专利说明】半导体器件的制备方法
【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别是涉及一种半导体器件的制备方法。
【背景技术】
[0002] 目前，影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁 移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的 切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶 体管（CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。
[0003] 常规的，CMOS器件制造技术中，将P型金属氧化物半导体场效应晶体管（PMOS)和 N型金属氧化物半导体场效应晶体管（NMOS)分开处理，例如，在PMOS器件的制造方法中 采用压应力材料，而在NMOS器件的制造方法中采用张应力材料，以向沟道区施加适当的应 力，从而提1?载流子的迁移率。
[0004] 在现有技术中，通常在半导体衬底的表面以及栅极结构周围形成应力衬垫层 (stressliner)，以对沟道施加应力。另一方面，为了使应力衬垫层更靠近沟道区，以便对 沟道区施加适当的应力，并且同时增大层间介电层间隙填充窗口，通常在会在形成源/漏 区之后，去除位于栅极结构两侧的侧壁结构，这被称为应力接近技术（又称为SPT技术）。
[0005] 然而，在现有技术的SPT技术中，应力衬垫层形成在沟道区域的上方，且与沟道区 域的距离较远，因此会影响应力衬垫层至沟道区域的迁移效果，进而不能有效地改善沟道 内载流子迁移率。所以，如何提供一种制备方法，能够解决现有技术中的问题，已成为本领 域亟需解决的技术问题之一。
【发明内容】
[0006] 本发明的目的在于，提供一种半导体器件的制备方法，能够有效地改善沟道内载 流子迁移率，从而提高半导体器件的电性能。
[0007] 为解决上述技术问题，一种半导体器件的制备方法，包括：
[0008] 提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导体衬底上 的栅极结构，所述栅极结构的侧壁形成有第一侧墙；
[0009] 对所述半导体衬底进行凹槽工艺，以在所述第一侧墙两侧的所述半导体衬底的暴 露区域形成凹槽；
[0010] 进行浅掺杂工艺，以在所述栅极结构两侧的所述半导体衬底中形成浅掺杂区；
[0011] 在所述栅极结构的侧壁形成第二侧墙；
[0012] 进行源/漏极掺杂工艺，以在所述第二侧墙两侧的所述半导体衬底中形成源极和 漏极；
[0013] 去除所述第二侧墙，以露出所述第一侧墙的表面；以及
[0014] 在所述半导体衬底的表面、所述栅极结构的表面以及所述第一侧墙的表面上形成 应力衬垫层。
[0015] 进一步的，在所述进行浅掺杂工艺步骤和所述在所述第一侧墙的侧壁形成第二侧 墙步骤之间，还包括：
[0016] 在所述栅极结构的侧壁形成第三侧墙；
[0017] 进行空腔工艺，以在所述第三侧墙两侧的所述半导体衬底中形成空腔；
[0018] 在所述空腔中形成应力半导体合金层。
[0019] 进一步的，在所述去除所述第二侧墙的步骤中，还包括：去除所述第三侧墙。
[0020] 进一步的，所述进行空腔工艺的步骤包括：采用干法刻蚀去除所述第三侧墙两侧 的所述半导体衬底，其中，所述干法刻蚀的刻蚀气体包括氯气、溴化氢、四氟化碳和氧气中 一种或几种组合。
[0021] 进一步的，所述进行空腔工艺的步骤包括：采用湿法刻蚀去除所述第三侧墙两侧 的所述半导体衬底，其中，所述湿法刻蚀的刻蚀液为四甲基氢氧化氨。
[0022] 进一步的，所述栅极结构为金属栅极结构。
[0023] 进一步的，所述应力半导体合金层的材料为硅锗合金。
[0024] 进一步的，在所述进行浅掺杂工艺步骤和所述在所述第一侧墙的侧壁形成第二侧 墙步骤之间，还包括：
[0025] 在所述栅极结构的侧壁形成第四侧墙；
[0026] 进行空腔工艺，以在所述第四侧墙两侧的所述半导体衬底中形成空腔；
[0027] 在所述空腔中形成应力半导体合金层；
[0028] 去除所述第四侧墙，以露出所述第一侧墙的表面。
[0029] 进一步的，所述第四侧墙的厚度小于所述第二侧墙的厚度。
[0030] 进一步的，所述进行空腔工艺的步骤包括：采用干法刻蚀去除所述第四侧墙两侧 的所述半导体衬底，其中，所述干法刻蚀的刻蚀气体包括氯气、溴化氢、四氟化碳和氧气中 一种或几种组合。
[0031] 进一步的，所述进行空腔工艺的步骤包括：采用湿法刻蚀去除所述第四侧墙两侧 的所述半导体衬底，其中，所述湿法刻蚀的刻蚀液为四甲基氢氧化氨。
[0032] 进一步的，所述栅极结构为多晶硅栅极结构。
[0033] 进一步的，所述应力半导体合金层的材料为硅锗合金。
[0034] 进一步的，在所述进行源/漏极掺杂工艺的步骤和所述去除所述第二侧墙的步骤 之间，还包括：进行自对准工艺。
[0035] 进一步的，所述凹槽的深度为5()A?20()A。
[0036] 进一步的，所述对所述半导体衬底进行凹槽工艺的步骤包括：采用干法刻蚀去除 所述第一侧墙两侧具有一定深度的所述半导体衬底，以在所述第一侧墙两侧的所述半导体 衬底的暴露区域形成所述凹槽。
[0037] 进一步的，所述第一侧墙的厚度为20人?150A。
[0038] 进一步的，所述第二侧墙的厚度为50A?250A。
[0039] 与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：在所述半 导体器件的制备方法中，在进行浅掺杂工艺之前，对所述半导体衬底进行凹槽工艺，以在所 述第一侧墙两侧的所述半导体衬底的暴露区域形成凹槽，与现有技术相比，由于所述凹槽 的存在，使得随后形成的应力衬垫层更靠近沟道区域，以提高应力迁移效果，从而有效地改 善沟道内载流子迁移效率。
【专利附图】
【附图说明】
[0040] 图1为本发明一实施例中半导体器件的制备方法的流程图；
[0041] 图2-图12为本发明一实施例中半导体器件的制备方法中器件结构的示意图；
[0042] 图13-图16为本发明另一实施例中半导体器件的制备方法中器件结构的示意图。
【具体实施方式】
[0043] 下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表 示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然 实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而 并不作为对本发明的限制。
[0044] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能 和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开 发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的 限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费 时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0045] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0046] 本发明的核心思想在于，提供一种半导体器件的制备方法，包括：
[0047] 步骤S11，提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导 体衬底上的栅极结构，所述栅极结构的侧壁形成有第一侧墙；
[0048] 步骤S12,对所述半导体衬底进行凹槽工艺，以在所述第一侧墙两侧的所述半导体 衬底的暴露区域形成凹槽；
[0049] 步骤S13,进行浅掺杂工艺，以在所述栅极结构两侧的所述半导体衬底中形成浅掺 杂区；
[0050] 步骤S14,在所述栅极结构的侧壁形成第二侧墙；
[0051] 步骤S15,进行源/漏极掺杂工艺，以在所述第二侧墙两侧的所述半导体衬底中形 成源极和漏极；
[0052] 步骤S16,去除所述第二侧墙，以露出所述第一侧墙的表面；以及
[0053] 步骤S17,在所述半导体衬底的表面、所述栅极结构的表面以及所述第一侧墙的表 面上形成应力衬垫层。
[0054] 在进行浅掺杂工艺之前，对所述半导体衬底进行凹槽工艺，以在所述第一侧墙两 侧的所述半导体衬底的暴露区域形成凹槽，由于所述凹槽的存在，使得随后形成的应力衬 垫层更靠近沟道区域，以提高应力迁移效果，从而有效地改善沟道内载流子迁移效率。
[0055] 以下列举所述半导体器件的制备方法的几个实施例，以清楚说明本发明的内容， 应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常 规技术手段的改进亦在本发明的思想范围之内。
[0056]【第一实施例】
[0057] 请结合图1以及图2-图12,具体说明本发明的半导体器件的制备方法。其中，图 1为本发明一实施例中半导体器件的制备方法的流程图，图2-图12为本发明一实施例中半 导体器件的制备方法中器件结构的示意图。
[0058] 首先，如图1所示，进行步骤S11，提供前端器件结构，所述前端器件结构包括半导 体衬底100和位于所述半导体衬底100上的栅极结构110,所述栅极结构110的侧壁形成有 第一侧墙120,如图2所示。其中，所述第一侧墙120的厚度为20A?150A,例如所述第一 侧墙120的厚度为3〇A、5〇A、100A等，可以很好的保护所述栅极结构110,但所述第一 侧墙120的厚度并不限于为20A?150人。所述第一侧墙120的材料可以为氮化硅、氧化硅 或氮氧化硅的一种或几种的组合，具体不做限制。
[0059] 所述半导体衬底100可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上 硅（SOI)或硅锗（SiGe)等，在本实施例中，所述半导体衬底100由单晶硅材料构成。所述 衬底100还包括隔离区等必要器件，此为本领域的公知常识，在此不作赘述。
[0060] 较佳的，所述栅极结构110可以包括依次层叠的栅极介质层111、栅极材料层112 和栅极硬掩膜层113,如图2所示。在本实施例中，所述栅极结构110为金属栅极结构，即所 述栅极材料层112的材料为金属，则所述栅极介质层111的材料为高电介质的氧化物，所述 栅极硬掩膜层113的材料为氮氧化物等。但所述栅极结构110并不限于依次层叠的栅极介 质层111、栅极材料层112和栅极硬掩膜层113,所述栅极结构110还可以为半导体-氧化 物-氮化物-氧化物-半导体（SONOS)层叠栅结构。
[0061] 接着，进行步骤S12,对所述半导体衬底100进行凹槽工艺，以在所述第一侧墙 120两侧的所述半导体衬底100的暴露区域101 (即所述半导体衬底100上未被所述栅极 结构110和所述第一侧墙120覆盖的区域）形成凹槽102,如图3所示。其中，所述凹槽 120的深度为50人?200人,例如所述凹槽120的厚度为8〇A、100A、150A等，可以很好 的使得随后形成的应力衬垫层更靠近器件的沟道区域，但所述第一侧墙的厚度并不限于为 5〇A?20〇A。
[0062] 在本实施例中，所述步骤S12采用干法刻蚀去除所述第一侧墙120两侧具有一定 深度的所述半导体衬底100,以在所述第一侧墙120两侧的所述半导体衬底100的暴露区域 形成所述凹槽120,所述一定深度为所述凹槽120的深度。所述干法刻蚀的气体可以为六氟 化硫、四氟化碳等可以刻蚀单晶硅的气体，具体不做限制。
[0063] 然后，进行步骤S13,进行浅掺杂工艺，以在所述栅极结构110两侧的所述半导体 衬底100中形成浅掺杂区103,如图4所示。
[0064] 较佳的，在步骤S13和步骤S14之间，还包括制备嵌入式应力半导体合金层的步 骤，以提高沟道区域的应力，在本实施例中，制备嵌入式应力半导体合金层的步骤具体包括 步骤SlOl?步骤S103 :
[0065] 进行步骤SlOl :在所述栅极结构110的侧壁形成第三侧墙130,由于所述栅极结构 110的侧壁还形成有第一侧墙120,所以，所述第三侧墙130位于所述第一侧墙120外侧，如 图5所示。所述第三侧墙130的材料可以为氮化硅、氧化硅或氮氧化硅的一种或几种的组 合，具体不做限制。；
[0066] 进行步骤S102 :进行空腔工艺，以在所述第三侧墙130两侧的所述半导体衬底100 中形成空腔104,所述空腔104邻近所述浅掺杂区103 -侧的边缘由所述半导体衬底100的 第一晶体方向（110)和第二晶体方向（111)界定。由于所述半导体衬底100为硅衬底，所 以，所述空腔104邻近所述浅掺杂区103 -侧的边缘呈钻石形状（Diamond-shaped)，即所述 空腔104邻近所述浅掺杂区103 -侧的边缘呈"Σ"形状，如图6所示。较佳的，可以采用 干法刻蚀或湿法刻蚀去除所述第三侧墙130两侧的所述半导体衬底100,其中，所述干法刻 蚀的刻蚀气体包括氯气、溴化氢、四氟化碳和氧气中一种或几种组合；所述湿法刻蚀的刻蚀 液为四甲基氢氧化氨；
[0067] 进行步骤S103 :在所述空腔104中形成应力半导体合金层105,如图7所示。其中， 可以采用外延工艺在所述空腔104中形成应力半导体合金层105,由于本实施例中，所述半 导体衬底100的材料为单晶硅，所以所述应力半导体合金层105的材料为硅锗合金，可以很 好的提高沟道区域的应力。
[0068] 随后，进行步骤S14,在所述栅极结构100的侧壁形成第二侧墙140,由于所述栅 极结构110的侧壁还形成有第一侧墙120和第三侧墙130,所以，所述第三侧墙130位于 所述第三侧墙130外侧，如图8所示。所述第二侧墙140的厚度为50人?250A，例如所 述第二侧墙140的厚度为8〇A、100A、150A等，但所述第一侧墙的厚度并不限于为 50A?250A。所述第二侧墙140的材料可以为氮化硅、氧化硅或氮氧化硅的一种或几种的 组合，具体不做限制。
[0069] 接着，进行步骤S15,进行源/漏极掺杂工艺，以在所述第二侧墙140两侧的所述半 导体衬底100中形成源极106和漏极107,如图9所示。
[0070] 其中，在本实施例中，在步骤S15和步骤S16之间，还包括进行自对准工艺，以形成 自对准硅化物108,如图10所示。
[0071] 然后，进行步骤S16,去除所述第二侧墙140,在本实施例中，由于所述第一侧墙 120的外壁还具有所述第三侧墙130,所以，同时去除所述第三侧墙130,以露出所述第一侧 墙120的表面，如图11所示。
[0072] 最后，进行步骤S15,在所述半导体衬底100的表面、所述栅极结构110的表面以 及所述第一侧墙120的表面上形成应力衬垫层109,如图12所示。由于所述凹槽102的存 在，使得所述应力衬垫层109更靠近沟道区域10,可以提高应力迁移效果，从而有效地改善 沟道内载流子迁移效率。
[0073]【第二实施例】
[0074] 请结合图13-图16,图13-图16为本发明另一实施例中半导体器件的制备方法中 器件结构的不意图，在图13-图16中，参考标号表不与图2-图12相同的表述与第一实施 方式相同的部件。所述另一实施例中半导体器件的制备方法与所述一实施例中半导体器件 的制备方法基本相同，其区别在于：所述栅极结构110为多晶硅栅极结构，即所述栅极材料 层112的材料为多晶硅，则所述栅极介质层111的材料为二氧化硅，所述栅极硬掩膜层113 的材料为氮氧化物等。
[0075] 较佳的，发明另一实施例中半导体器件的制备方法中，在步骤S13和步骤S14之 间，亦包括制备嵌入式应力半导体合金层的步骤，以提高沟道区域的应力，在本实施例中， 制备嵌入式应力半导体合金层的步骤具体包括步骤S201?步骤S204 :
[0076] 进行步骤S201，在所述栅极结构110的侧壁形成第四侧墙230,如图13所示。所 述第四侧墙230的材料可以为氮化硅、氧化硅或氮氧化硅的一种或几种的组合，具体不做 限制；
[0077] 进行步骤S202,进行空腔工艺，以在所述第四侧墙230两侧的所述半导体衬底100 中形成空腔104,如图13所示。较佳的，可以采用干法刻蚀或湿法刻蚀去除所述第四侧墙 230两侧的所述半导体衬底100,其中，所述干法刻蚀的刻蚀气体包括氯气、溴化氢、四氟化 碳和氧气中一种或几种组合；所述湿法刻蚀的刻蚀液为四甲基氢氧化氨；
[0078] 进行步骤S203,在所述空腔104中形成应力半导体合金层105,如图14所示。其 中，可以采用外延工艺在所述空腔104中形成应力半导体合金层105,由于本实施例中，所 述半导体衬底100的材料为单晶硅，所以所述应力半导体合金层105的材料为硅锗合金，可 以很好的提高沟道区域的应力。
[0079] 进行步骤S204,去除所述第四侧墙230,以露出所述第一侧墙120的表面，如图15 所示。
[0080] 随后，进行步骤S14,在所述栅极结构100的侧壁形成第二侧墙240,由于所述栅极 结构110的侧壁还形成有第一侧墙120,所以，所述第三侧墙130位于第一侧墙120外侧，如 图16所示。所述第二侧墙的厚度大于所述第四侧墙的厚度，较佳的，所述第二侧墙140的 厚度为5〇A?25〇A,例如所述第二侧墙140的厚度为80人、100人、150人等，但所述第 一侧墙的厚度并不限于为5〇A~25〇A。
[0081] 在本实施例中，亦可以实现在进行浅掺杂工艺之前，对所述半导体衬底进行凹槽 工艺，从而在所述第一侧墙两侧的所述半导体衬底的暴露区域形成凹槽，亦可以实现使得 随后形成的应力衬垫层更靠近沟道区域的有益效果，亦可以提高应力迁移效果，从而有效 地改善沟道内载流子迁移效率。
[0082] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1. 一种半导体器件的制备方法，包括： 提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导体衬底上的栅 极结构，所述栅极结构的侧壁形成有第一侧墙； 对所述半导体衬底进行凹槽工艺，W在所述第一侧墙两侧的所述半导体衬底的暴露区 域形成凹槽； 进行浅惨杂工艺，W在所述栅极结构两侧的所述半导体衬底中形成浅惨杂区； 在所述栅极结构的侧壁形成第二侧墙； 进行源/漏极惨杂工艺，W在所述第二侧墙两侧的所述半导体衬底中形成源极和漏 极； 去除所述第二侧墙，W露出所述第一侧墙的表面；W及 在所述半导体衬底的表面、所述栅极结构的表面W及所述第一侧墙的表面上形成应力 衬垫层。
2. 如权利要求1所述的半导体器件的制备方法，其特征在于，在所述进行浅惨杂工艺 步骤和所述在所述第一侧墙的侧壁形成第二侧墙步骤之间，还包括： 在所述栅极结构的侧壁形成第H侧墙； 进行空腔工艺，W在所述第H侧墙两侧的所述半导体衬底中形成空腔； 在所述空腔中形成应力半导体合金层。
3. 如权利要求2所述的半导体器件的制备方法，其特征在于，在所述去除所述第二侧 墙的步骤中，还包括；去除所述第H侧墙。
4. 如权利要求2所述的半导体器件的制备方法，其特征在于，所述进行空腔工艺的步 骤包括：采用干法刻蚀去除所述第H侧墙两侧的所述半导体衬底，其中，所述干法刻蚀的刻 蚀气体包括氯气、漠化氨、四氣化碳和氧气中一种或几种组合。
5. 如权利要求2所述的半导体器件的制备方法，其特征在于，所述进行空腔工艺的步 骤包括：采用湿法刻蚀去除所述第H侧墙两侧的所述半导体衬底，其中，所述湿法刻蚀的刻 蚀液为四甲基氨氧化氨。
6. 如权利要求2所述的半导体器件的制备方法，其特征在于，所述栅极结构为金属栅 极结构。
7. 如权利要求2所述的半导体器件的制备方法，其特征在于，所述应力半导体合金层 的材料为娃错合金。
8. 如权利要求1所述的半导体器件的制备方法，其特征在于，在所述进行浅惨杂工艺 步骤和所述在所述第一侧墙的侧壁形成第二侧墙步骤之间，还包括； 在所述栅极结构的侧壁形成第四侧墙； 进行空腔工艺，W在所述第四侧墙两侧的所述半导体衬底中形成空腔； 在所述空腔中形成应力半导体合金层； 去除所述第四侧墙，W露出所述第一侧墙的表面。
9. 如权利要求8所述的半导体器件的制备方法，其特征在于，所述第四侧墙的厚度小 于所述第二侧墙的厚度。
10. 如权利要求8所述的半导体器件的制备方法，其特征在于，所述进行空腔工艺的步 骤包括：采用干法刻蚀去除所述第四侧墙两侧的所述半导体衬底，其中，所述干法刻蚀的刻 蚀气体包括氯气、漠化氨、四氣化碳和氧气中一种或几种组合。
11. 如权利要求8所述的半导体器件的制备方法，其特征在于，所述进行空腔工艺的步 骤包括：采用湿法刻蚀去除所述第四侧墙两侧的所述半导体衬底，其中，所述湿法刻蚀的刻 蚀液为四甲基氨氧化氨。
12. 如权利要求8所述的半导体器件的制备方法，其特征在于，所述栅极结构为多晶娃 栅极结构。
13. 如权利要求8所述的半导体器件的制备方法，其特征在于，所述应力半导体合金层 的材料为娃错合金。
14. 如权利要求1-13中任意一项所述的半导体器件的制备方法，其特征在于，在所述 进行源/漏极惨杂工艺的步骤和所述去除所述第二侧墙的步骤之间，还包括：进行自对准 工艺。
15. 如权利要求1所述的半导体器件的制备方法，其特征在于，所述凹槽的深度为 50A ?200A。
16. 如权利要求1所述的半导体器件的制备方法，其特征在于，对所述半导体衬底进行 凹槽工艺的步骤包括：采用干法刻蚀去除所述第一侧墙两侧具有一定深度的所述半导体衬 底，W在所述第一侧墙两侧的所述半导体衬底的暴露区域形成所述凹槽。
17. 如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一侧墙的厚度为 20A?150A。
18. 如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二侧墙的厚度为 50 A ?250A。
【文档编号】H01L21/8238GK104425383SQ201310407943
【公开日】2015年3月18日 申请日期:2013年9月9日 优先权日:2013年9月9日
【发明者】倪景华, 李凤莲 申请人:中芯国际集成电路制造(上海)有限公司