混合取向技术中静态随机存储器及写入冗余度改善的方法
【专利摘要】一种混合取向技术中的静态随机存储器，包括：硅基衬底，并在所述硅基衬底上形成（100）衬底晶向<110>沟道取向之第一衬底和（110）衬底晶向<110>沟道取向之第二衬底；浅沟槽隔离，间隔设置在所述硅基衬底内；NMOS器件，设置在所述硅基衬底之第一衬底上；PMOS器件，设置在所述硅基衬底之第二衬底上；上拉晶体管，为PMOS晶体管，并设置在所述硅基衬底之第一衬底上。本发明通过对所述NMOS器件采用（100）衬底晶向<110>沟道取向之第一衬底，对所述PMOS器件采用（110）衬底晶向<110>沟道取向之第二衬底，对所述上拉晶体管采用（100）衬底晶向<110>沟道取向之第一衬底，降低所述上拉晶体管的载流子迁移率，增大所述上拉晶体管的等效电阻，进而提高所述静态随机存储器之写入冗余度。
【专利说明】混合取向技术中静态随机存储器及写入冗余度改善的方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种混合取向技术中静态随机存储器及写入冗余度改善的方法。
【背景技术】
[0002]静态随机存储器(Static Random Access Memory, SRAM)作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。
[0003]通常地，所述90nm以下的静态随机存储器之版图包括有源区、多晶硅栅，以及接触孔三个层次，并在所述版图区域上分别形成控制管，所述控制管为NMOS器件；下拉管(Pull Down MOS)，所述下拉管为NMOS器件；上拉管(PulI Up MOS)，所述上拉管为PMOS器件。但是，在现有静态随机存储器中，所述上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小。寻求一种增大所述上拉晶体管之等效电阻，以提高所述静态随机存储器之写入冗余度的方法已成为本领域亟待解决的问题之一。
[0004]故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，亍是有了本发明一种混合取向技术中静态随机存储器及写入冗余度改善的方法。
【发明内容】
[0005]本发明是针对现有技术中，所述传统的静态随机存储器之上拉晶体管的等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小等缺陷提供一种混合取向技术中静态随机存储器。
[0006]本发明之又一目的是针对现有技术中，所述传统的静态随机存储器之上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度(Write Margin)较小等缺陷提供一种混合取向技术中静态随机存储器之写入冗余度改善的方法。
[0007]为实现本发明之目的，本发明提供一种静态随机存储器，所述静态随机存储器包括:硅基衬底，并通过外延技术在所述硅基衬底上形成的(100)衬底晶向〈110〉沟道取向之第一衬底和(110)衬底晶向〈110〉沟道取向之第二衬底；浅沟槽隔离，所述浅沟槽隔离间隔设置在所述硅基衬底之第一衬底和第二衬底之间，并用亍所述静态随机存储器之功能器件的电气隔离；NM0S器件，所述NMOS器件设置在所述硅基衬底之第一衬底上；PM0S器件，所述PMOS器件设置在所述硅基衬底之第二衬底上，并通过所述浅沟槽隔离不所述NMOS器件电气隔离；上拉晶体管，所述上拉晶体管为PMOS晶体管，并设置在所述硅基衬底之第一衬底上。
[0008]可选地，所述混合取向技术之外延技术用亍将所述(100)衬底晶向〈110〉沟道取向之第一衬底和(110)衬底晶向〈110〉沟道取向之第二衬底集成在硅基衬底上。
[0009]可选地，所述混合取向技术应用亍65nm以下工艺。
[0010]为实现本发明之又一目的，本发明提供一种静态随机存储器之写入冗余度改善的方法，所述方法包括:[0011]执彳了步骤S1:提供娃基衬底，并通过外延技术在所述娃基衬底上形成的(100)衬底晶向〈110〉沟道取向之第一衬底和(110)衬底晶向〈110〉沟道取向之第二衬底；
[0012]执行步骤S2:对所述NMOS器件采用(100)衬底晶向〈110〉沟道取向之第一衬底；
[0013]执行步骤S3:对所述PMOS器件采用(110)衬底晶向〈110〉沟道取向之第二衬底；
[0014]执行步骤S4:对所述上拉晶体管采用(100)衬底晶向〈110〉沟道取向之第一衬底。
[0015]可选地，对所述NMOS器件采用(100)衬底晶向〈110〉沟道取向之第一衬底，以获得最大的电子迁移率。
[0016]可选地，对所述PMOS器件采用(I 10)衬底晶向〈110〉沟道取向之第二衬底，以获得最大的空穴迁移率。
[0017]可选地，对所述上拉晶体管采用(100)衬底晶向〈110〉沟道取向之第一衬底，以降低了所述上拉晶体管的载流子迁移率，增大所述上拉晶体管的等效电阻，进而提高了静态随机存储器之写入冗余度。
[0018]综上所述，本发明通过对所述NMOS器件采用(100)衬底晶向〈110〉沟道取向之第一衬底，获得最大的电子迁移率；通过对所述PMOS器件采用(110)衬底晶向〈110〉沟道取向之第二衬底，获得最大的空穴迁移率；通过对所述上拉晶体管采用(100)衬底晶向〈110〉沟道取向之第一衬底，降低了所述上拉晶体管的载流子迁移率，增大了所述上拉晶体管的等效电阻，进而提高了静态随机存储器之写入冗余度。
【专利附图】
【附图说明】
[0019]图1所示为本发明静态随机存储器之写入等效电路示意图；
[0020]图2所示为本发明静态随机存储器之NMOS、PM0S、上拉晶体管的结构示意图；
[0021]图3所示为本发明提高静态随机存储器写入冗余度的方法之流程图；
[0022]图4 (a)?图4 (b)所示为本发明上拉晶体管开启电流降低前后的模拟结果对比图。
【具体实施方式】
[0023]为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
[0024]请参阅图1，图1所示为本发明混合取向技术中静态随机存储器之写入等效电路示意图。写入冗余度(Write Margin)是衡量所述静态随机存储器单元写入性能的重要参数。在所述静态随机存储器之写入等效电路中，假定所述第一节点I存储数据为低电位(即存储数据为“0”)，所述第二节点2存储数据为高电位(即存储数据为“1”)，非限制性的列举，例如向所述第一节点I写入高电位，向所述第二节点2写入低电位，在写入动作前，所述第一位线3会被预充至高电位，所述第二位线4会被预充至低电位；在写入开始时，所述字线5打开，由亍所述第一节点I初始存储的数据为低电位，故在所述初始状态时，所述上拉晶体管6打开，所述下拉晶体管7关闭。
[0025]在所述静态随机存储器写入过程中，由亍所述上拉晶体管6和所述控制晶体管8均打开，则所述第二节点2的电位丌再是高电位“1”，而处亍另一中间电位。作为本领域技术人员，容易理解地，所述中间电位由所述上拉晶体管6和所述控制晶体管8的等效电阻决定。为了完成写入动作，所述第二节点2的中间电位必须小亍一定数值，即，所述控制晶体管8和所述上拉晶体管6的等效电阻必须小亍一定数值。明显地，所述中间电位越低，则所述静态随机存储器之写入冗余度就越大。故，通过增大所述上拉晶体管6之等效电阻，即可降低所述第二节点2的中间电位，进而提高所述静态随机存储器之写入冗余度。
[0026]请参阅图2，图2所示为本发明静态随机存储器之NMOS、PM0S、上拉晶体管的结构示意图。所述静态随机存储器9包括:硅基衬底91，并通过外延技术在所述硅基衬底91上形成的(100)衬底晶向〈110〉沟道取向之第一衬底911和(110)衬底晶向〈110〉沟道取向之第二衬底912 ;浅沟槽隔离92，所述浅沟槽隔离92间隔设置在所述硅基衬底91之第一衬底911和第二衬底912之间，并用亍所述静态随机存储器9之功能器件的电气隔离；NM0S器件93，所述NMOS器件93设置在所述硅基衬底91之第一衬底911上；PM0S器件94，所述PMOS器件94设置在所述硅基衬底91之第二衬底912上，并通过所述浅沟槽隔离92不所述NMOS器件93电气隔离；上拉晶体管6，所述上拉晶体管6为PMOS晶体管，并设置在所述硅基衬底11之第一衬底111上。
[0027]其中，所述NMOS器件93之源极931、漏极932、栅极933采用本领域技术人员所掌握的常规技术手段制备；所述PMOS器件94之源极941、漏极942、栅极943采用本领域技术人员所掌握的常规技术手段制备；所述上拉晶体管6之源极61、漏极62、栅极63采用本领域技术人员所掌握的常规技术手段制备。所述外延技术为混合取向技术(HybridOrientation Technology)中的常规技术手段,用亍将所述(100)衬底晶向〈110〉沟道取向之第一衬底911和(110)衬底晶向〈110〉沟道取向之第二衬底912集成在硅基衬底91上。
[0028]请参阅图3，并结合参阅图2，图3所示为本发明静态随机存储器写入冗余度改善的方法之流程图。所述静态随机存储器写入冗余度改善的方法包括:
[0029]执行步骤S1:提供硅基衬底91，并通过外延技术在所述硅基衬底91上形成的(100)衬底晶向〈110〉沟道取向之第一衬底911和(110)衬底晶向〈110〉沟道取向之第二衬底912 ；
[0030]执行步骤S2:对所述NMOS器件93采用(100)衬底晶向〈110〉沟道取向之第一衬底 911 ;
[0031]执行步骤S3:对所述PMOS器件94采用(110)衬底晶向〈110〉沟道取向之第二衬底 912 ；
[0032]执行步骤S4:对所述上拉晶体管6采用(100)衬底晶向〈110〉沟道取向之第一衬底 911。
[0033]作为本领域技术人员，容易理解地，由亍硅基材料能带的各向异性，当采用丌同衬底晶向和沟道取向时，可以得到丌同载流子迁移率。故，在本发明中，对所述NMOS器件93采用(100)衬底晶向〈110〉沟道取向之第一衬底911，可以获得最大的电子迁移率；对所述PMOS器件94采用(I 10)衬底晶向〈110〉沟道取向之第二衬底912，可以获得最大的空穴迁移率；对所述上拉晶体管6采用(100)衬底晶向〈110〉沟道取向之第一衬底911，降低了所述上拉晶体管6的载流子迁移率，增大了所述上拉晶体管6的等效电阻，进而提高了静态随机存储器9之写入冗余度。
[0034]请参阅图4 (a)、图4 (b)，图4 (a)所示为本发明上拉晶体管开启电流降低前的模拟结果图。图4 (b)所示为本发明上拉晶体管开启电流降低后写入冗余度的模拟结果图。由图4 (a)、图4 (b)可知，非限制性的列举，针对45nm静态随机存储器，在降低所述上拉晶体管6之开启电流后，所述静态随机存储器之写入冗余度IOb较所述上拉晶体管6之开启电流降低前的写入冗余度IOa提高了 10mV。
[0035]综上所述，本发明通过对所述NMOS器件采用(100)衬底晶向〈110〉沟道取向之第一衬底，获得最大的电子迁移率；通过对所述PMOS器件采用(110)衬底晶向〈110〉沟道取向之第二衬底，获得最大的空穴迁移率；通过对所述上拉晶体管采用(100)衬底晶向〈110〉沟道取向之第一衬底，降低了所述上拉晶体管的载流子迁移率，增大了所述上拉晶体管的等效电阻，进而提高了静态随机存储器之写入冗余度。
[0036]本领域技术人员均应了解，在丌脱离本发明的精神或范围的情况下，可对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
【权利要求】
1.一种混合取向技术中静态随机存储器，其特征在于，所述静态随机存储器包括: 硅基衬底，并通过外延技术在所述硅基衬底上形成的(100)衬底晶向〈110〉沟道取向之第一衬底和(110)衬底晶向〈110〉沟道取向之第二衬底； 浅沟槽隔离，间隔设置在所述硅基衬底之第一衬底和第二衬底之间，并用于所述静态随机存储器之功能器件的电气隔离； NMOS器件，设置在所述硅基衬底之第一衬底上； PMOS器件，设置在所述硅基衬底之第二衬底上，并通过所述浅沟槽隔离与所述NMOS器件电气隔离； 上拉晶体管，为PMOS晶体管，并设置在所述硅基衬底之第一衬底上。
2.如权利要求1所述的静态随机存储器，其特征在于，所述混合取向技术之外延技术用于将所述(100)衬底晶向〈I 10>沟道取向之第一衬底和(110)衬底晶向〈I 10>沟道取向之第二衬底集成在所述硅基衬底上。
3.如权利要求2所述的静态随机存储器，其特征在于，所述混合取向技术应用于65nm以下工艺。
4.一种如权利要求1所述的静态随机存储器之写入冗余度改善的方法，其特征在于，所述方法包括: 执行步骤S1:提供硅基衬底，并通过外延技术在所述硅基衬底上形成的(100)衬底晶向〈110〉沟道取向之第一衬底和(110)衬底晶向〈110〉沟道取向之第二衬底； 执行步骤S2:对所述NMOS器件采用(100)衬底晶向〈110〉沟道取向之第一衬底； 执行步骤S3:对所述PMOS器件采用(110)衬底晶向〈110〉沟道取向之第二衬底； 执行步骤S4:对所述上拉晶体管采用(100)衬底晶向〈110〉沟道取向之第一衬底。
5.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，对所述NMOS器件采用(100)衬底晶向〈110〉沟道取向之第一衬底，以获得最大的电子迁移率。
6.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，对所述PMOS器件采用(110)衬底晶向〈110〉沟道取向之第二衬底，以获得最大的空穴迁移率。
7.如权利要求4所述的静态随机存储器之写入冗余度改善的方法，其特征在于，对所述上拉晶体管采用(100)衬底晶向〈110〉沟道取向之第一衬底，降低所述上拉晶体管的载流子迁移率，增大所述上拉晶体管的等效电阻，进而提高静态随机存储器之写入冗余度。
【文档编号】H01L27/11GK103579245SQ201310491998
【公开日】2014年2月12日 申请日期:2013年10月18日 优先权日:2013年10月18日
【发明者】俞柳江 申请人:上海华力微电子有限公司