以金属氧化物作为基底的存储器元件及其制造方法与流程

本发明是有关于一种以金属氧化物作为基底的存储器元件(devices)，以及此些元件的制造方法；尤其是具有以偏压等离子体氧化工艺(biased plasma oxidation process)所制造的金属氧化物为基底的记忆储存材料的存储器元件，此偏压等离子体氧化工艺可改良存储器单元(elements)与顶部电极之间的接口，使操作时具有更均匀的电场，可提升元件的可靠度。

背景技术：

电阻式随机存取存储器(resistive random access memory,RRAM或ReRAM)为一种非易失性存储器(nonvolatile memory)，可提供小的存储单元尺寸、可扩充性(scalability)、超快速操作、低功率操作、高耐久性(endurance)、良好的数据保存性(retention)、高开关比(on/off ratio)，以及与互补式金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)的兼容性(compatibility)等优点。具有金属氧化物层的电阻式随机存取存储器可通过施加适于实施于集成电路中的电脉冲(electric pulses)，而在二或多个稳定的电阻范围之间改变电阻值，而这些电阻值可并通过随机存取(random access)来读取或写入，以显示出被储存的数据资料。

电阻式随机存取存储器可包括位于第一电极与第二电极之间的电流路径中的金属氧化物存储器单元。此电极可为用来存取元件的端点，及/或可耦接至存取线，存取线例如位线、字线以及源极线。此些存取线被连接至电路以执行操作，例如设定(SET)操作及复位(RESET)操作，通过这些操作来改变存储器元件的状态以储存数据资料。

在先前技术中，用来在电阻式随机存取存储器的存储单元中形成存储器单元的方法，使用了化学气相沉积(chemical vapor deposition,CVD)来沉积金属插塞，例如是钨插塞(tungsten plug)。其中，此钨插塞通过快速热氧化(rapid thermal oxidation,RTO)来进行氧化。氧化程序形成了金属 氧化物层，用来作为存储单元的存储器单元。顶部电极沉积于被氧化的表面之上。然而，由氧化程序所形成的氧化表面是粗糙的，可能导致操作时电场的不均匀，并影响元件的可靠度。而且，这导致了以此工艺所制造而成的存储单元具有相对低的电阻，并使存储单元与存储单元之间的电阻值一致性降低，所以位于单一存储器元件中的存储单元具有较广的电阻值范围。

因此有需要提供一种可于操作时提供均匀的电场的存储单元以及此种存储单元的制造方法。更有需要提供一种存储单元以及存储单元的制造方法，使位于单一元件中存储单元具有较高的存储单元电阻值，并且提升与其他存储单元的电阻值一致性。

技术实现要素：

描述以金属氧化物记忆层为基底的存储器元件，例如以氧化钨记忆层为基底的存储器元件，及其制造方法。

关于存储器元件的一个实施例，包括第一电极与第二电极，以及位于第一电极和第二电极之间并且电性耦接至第一电极与第二电极的存储器单元。于一示范实施例中，存储器单元包括被圆化(rounded)的边缘以及与第二电极所构成的平滑弧形(arcuate)界面。

提供一种存储器元件的制造方法的实施例，包括以下步骤。使用化学气相沉积工艺于形成在绝缘层内部的介层窗(via)中沉积层间导体形式的底层单元，例如钨插塞。此钨插塞是通过例如快速热氧化的工艺来进行氧化，并形成金属氧化物层。钨插塞的氧化部分相较于原先形成的钨插塞，具有较大的体积以及较粗糙的表面。进行偏压等离子体氧化工艺，减少金属氧化物层中的氧化物材料的体积，并更进一步氧化金属氧化物层中剩余的金属氧化物中的至少一部份。而且，此一偏压等离子体氧化工艺形成了平滑且圆化的弧形表面，用以沉积顶部电极，并改善金属氧化物层中氧元素的分布。相较于未进行偏压等离子体氧化工艺，沉积顶部电极于平滑且圆化的弧形表面使得操作时的电场更均匀。而且也使得由偏压等离子体氧化工艺所制造而成的存储单元具有相较于未采用偏压等离子体氧化工艺所制造而成的存储单元较高的电阻，且存储单元之间的电阻值一致性也较 高。用于制造存储器元件的方法，可更包括形成用来进行读取操作以及写入操作(例如设定及复位操作)的电路。于一些实施例中，存储器单元可通过使用上述的偏压等离子体氧化方法以未氧化的层间导体来形成。

本发明的结构与方法是揭露如后的详细描述。本揭露内容的其他方面以及优点，可由图式及以下的详细叙述来理解。

附图说明

本发明将针对具体的实施例并参照以下图式来进行说明，其中：

图1A是根据一实施例所绘示的存储单元的电路示意图。

图1B是根据一实施例所绘示的交叉点(cross-point)存储单元阵列的电路示意图。

图2是绘示可变电阻记忆单元的第一实施例的简化结构剖面图。

图3A至图3D是根据一实施例绘示存储单元的各个制造步骤的结构剖面示意图。

图4A为对应图3B的穿透式电子显微镜影像。

图4B为对应图3D的穿透式电子显微镜影像。

图5A是绘示可变电阻单元的第二实施例的简化结构剖面图。

图5B为对应图5A的穿透式电子显微镜影像。

图6A及图6B是绘示由不同工艺所形成的存储器单元的电阻值分布图。

图7为根据一实施例所绘示的集成电路阵列的简化方块图。

【符号说明】

10：集成电路

14：字线译码器与驱动器

16：字线

18：位线译码器

20：位线

22：总线

24：具有感测放大器与数据输入结构的区块

26：数据总线

28：数据输入线

30：其他电路

32：数据输出线

34：控制器

36：偏压配置电压供应器

100：存储单元

102：晶体管

104：第一端点

106：第二端点

108：存储器单元

110：第一存取线

112：第二存取线

114：第三存取线

202：层间导体

204：绝缘介电层

206：电极表面

208：第一金属氧化物层

210：第二金属氧化物层

212：顶部电极

601～618：电阻值分布

具体实施方式

虽然下述揭露的内容是参照特定的结构实施例与方法。但应当理解的是，其并无意将本揭露内容的范围仅限定于被具体揭露的实施例与方法，本揭露的内容仍可使用其他特征、元件、方法与实施例来加以实施。所描述的较佳实施例仅是用来作为本揭露内容的例示，但不是用以限制其范围，本揭露内容的范围是以后述的权利要求范围所定义的为准。所属领域具有通常知识者将可认知到以下内容所述的各种等效变形。在多个不同实施例中，类似的元件通常以类似的元件符号来加以表示。

图1A根据一实施例的存储单元100所绘示的电路示意图。存储单元 100包括晶体管102形式的存取元件，此晶体管102具有第一端点104及第二端点106。存储单元包括位于第一端点104与第一存取线110之间的存储器单元108，在本实施例中，第一存取线110是位线，且更包括第二存取线112，在本实施例中，第二存取线112是连接第二端点106的源极线。在以晶体管102作为存取元件的实施例中，存储器元件可更包括第三存取线114，在此种实施例中，第三存取线114是连接晶体管102的栅极的字线。于另一实施例中，存取元件可以为二极管，例如图1B中所绘示的存储单元100交叉点阵列。在本实施例中，不包括第三存取线。

图2是绘示可变电阻的存储器单元108的第一实施例的简化结构剖面图。层间导体202延伸穿过绝缘介电层204，绝缘介电层204举例而言为二氧化硅层。层间导体202于一端可耦接至存取元件，例如存取晶体管的漏极端点，或二极管的一端点。于所述的实施例中，层间导体202为钨插塞。然而，于一些实施例中，层间导体的材料可为其他金属，例如钛(titanium,Ti)、钽(tantalum,Ta)、铝、氮化钛、氮化钽、铜与铪(hafnium,Hf)。并且于一些实施例中，层间导体层可被一内衬层所围绕，此内衬层例如是氮化钛内衬。

存储器单元108是位于层间导体202的电极表面206之上。存储器单元具有，如图2的剖面结构所示的弧形外型所示的，平滑圆化的圆顶状(domelike)表面。于所示的实施例中，存储器单元108是可写入至至少两种以上的电阻状态。虽然在图2中，存储器单元被绘示为包括一可清楚区隔的第一金属氧化物层208与一可清楚区隔的第二金属氧化物层210。然而，于一些实施例中，第一金属氧化物层与第二金属氧化物层可具有或不具有清楚的边界，此处的所以尝试将其称之为第一金属氧化物层与第二金属氧化物层，是为了表达如下所述记忆单元的实施例是由两个不同氧化程序所制造而成。第一金属氧化物层208与第二金属氧化物层210可各自包括一或多种钨的氧化物(WO_x)，举例而言三氧化钨(WO₃)、五氧化二钨(W₂O₅)、二氧化钨(WO₂)中的一种或多种。第二金属氧化物层210是由如下所述的偏压等离子体氧化工艺所制造。位于存储器单元108的顶部，尤其是第二金属氧化物层210的顶部，为顶部电极212，于此实施例中为存取线。

可通过图3A至图3D所绘示的制造步骤来形成存储单元，特别是存储器单元的部分。此工艺的说明强调了存储单元的存储器单元元件，并忽略存取元件、存储单元中针对特定存取元件及存取线的元件，以及阵列配置。

如图3A所示，层间导体202是穿过位于绝缘介电层204中的介层窗而形成，如此一来层间导体202的底端接触存取线或是存取元件的端点。于所示的实施例中，层间导体202为钨插塞。钨插塞可通过钨材料的化学气相沉积形成在介层窗之中。所形成的插塞是自对准(self-aligned)于介层窗中。于一些实施例中，于形成插塞之后，会进行例如化学机械研磨(chemical mechanical polishing)的平面化步骤。

接着，进行氧化步骤使层间导体的顶端部分氧化持续一段第一时间，而形成如图3B所绘示的结构。举例而言，热氧化工艺可通过将层间导体的顶端部分暴露于温度为500℃，流速为10每分钟标准公升(standard liters per minute,slm)的氧气中，持续1分钟来完成。以此方法于层间导体202之上形成第一金属氧化物层208，具有于层间导体之上形成自对准的金属氧化物层的优点。此第一氧化步骤可包括快速热氧化工艺。此一氧化工艺可能造成膨胀，使得氧化后的材料的体积至多约为用来产生氧化材料的未氧化材料体积的三倍。而且，氧化后的顶表面比原层间导体202尚未氧化的表面来得粗糙。在图4A中可观察到这种膨胀现象。其中，图4A为对应于图3B的穿透式电子显微镜影像。

如图3B和图4A所绘示的粗糙表面并非所希望的结果，因为将顶部电极212沉积于通过氧化钨插塞所形成的存储器单元108的粗糙表面之上，可能会产生不均匀的接口，结果造成层间导体边缘的曲率以及顶部电极与底部电极之间横跨金属氧化物层的间距，可能于单一存储单元内或是在存储单元与存储单元之间产生变异。间距的变异可在元件的操作时造成不均匀的电场，并影响元件的可靠性。边缘曲率的变异可能造成角落的电场增益(field enhancement)的变化，并可能影响整个阵列中元件表现的均匀性。因此，使用了可在金属氧化物存储器单元的边缘上形成更均匀圆化的平滑表面的工艺。为了形成平滑的表面，可于形成第一金属氧化物层之后再进行偏压等离子体氧化工艺，形成如图3C所绘示的结构。如图3C所绘 示，以轰击(bombardment)与氧化工艺来修饰存储器单元108，且存储器单元108可包括由层间导体氧化所形成的第一金属氧化物层208及由偏压等离子体氧化所形成的第二金属氧化物层210的组合。

偏压等离子体氧化工艺包括在同一步骤中产生与溅射(sputtering)类似的轰击效果，可将金属氧化物层的表面平滑化，并结合可更进一步氧化包含有先前氧化的材料的层间导体顶端部分的氧化工艺。轰击与氧化的结果，使得位于层间导体之上的金属氧化物存储器单元108，如图3C的弧形外型所绘示，具有圆顶状表面及圆化的角落。偏压等离子体氧化工艺亦可圆化围绕层间导体202的绝缘介电层204的角落，并制造出一个平滑的表面用来沉积顶部电极。而且，偏压等离子体氧化程序可改善第一金属氧化物层208中的氧元素分布，进而改善元件的表现。

用于偏压等离子体氧化工艺的等离子体可来自单一种或多种气体。等离子体是用来轰击、氧化，或两者的结合。用于轰击的等离子体气体可为氩气及/或氧气，用于氧化的等离子体气体可为氧气。而例如一氧化二氮(nitrous oxide,N₂O)气体可兼用来作为轰击及氧化所用的等离子体气体。偏压等离子体氧化工艺可以单一步骤或多步骤进行，并可包括分开的轰击步骤与氧化步骤，及/或包括轰击与氧化同时进行的组合步骤。举例而言，轰击效果可来自于用来进行氧化的偏压氧离子，如此偏压等离子体氧化工艺可通过单一步骤、单一气体来完成。

在包括轰击步骤的偏压等离子体氧化工艺中，传递至靶材表面的轰击总能量，以及靶材表面的初始粗糙度，是决定存储器单元成品的表面粗糙度(surface roughness)的主要因素，因此也是存储器单元与顶部电极之间接口均匀性的主要决定因素。轰击能量是由一个或多个轰击步骤的轰击等离子体的量与种类、偏压、功率以及持续的时间所决定。第二金属氧化物层的厚度是由偏压等离子体氧化工艺中的氧化步骤所决定，并可由氧化步骤中的偏压电压、工艺时间、压力及/或温度所控制。于多个实施例中，存储器单元上的第二金属氧化物层210的厚度介于约30至50埃(angstrom,)之间。

在偏压等离子体氧化工艺之后，电阻式随机存取存储器，其圆化平滑的结构的效益，包括在整个阵列中的层间导体的顶部角落具有更均匀增强 的电场。角落的形状对于操作的条件是重要的，因为操作时的电场会受到角落的形状影响。圆化结构亦有助于减低角落形状的变异，并提升元件与操作条件的均匀性。于多个实施例中，有需要使存储器单元的顶表面具有低于3纳米方均根(root-mean-square,RMS)的表面粗糙度RA，以提升操作时电场的均匀性。表面粗糙度RA，为分析存储器单元的截面所得的值。顶部部分的截面是对应到存储器单元的顶表面的外型。透过拟合算法(fitting algorithm)，计算出最密切拟合截面的顶部部分的方程式。定义拟合线段的方程式可为任意包括例如弧线或抛物线(parabola)等线性的方程式。接着，粗糙度可被计算为自拟合线至真实的截面顶部外型部分，在与拟合线正交的方向上的平均偏差(average deviation)。

图4B对应于图3D，是绘示以偏压等离子体氧化工艺施加于例如图4A所示的氧化钨插塞所形成的部分存储单元的穿透式电子显微镜影像图。此工艺的参数包括：偏压为100伏特(volt,V)、射频(radio frequency,RF)功率为600瓦(watt,W)、时间为60秒，并进行2次。元件与制造方法的比较例，包括对未氧化的层间导体进行偏压等离子体氧化，以形成如图5A和图5B所示的存储器单元。其中，图5A与对应的穿透式电子显微镜影像图图5B，其中存储元件包括由类似于图3A至图3D所示的实施例所制造的第二金属氧化物层210。于图5B中，钨插塞层间导体202受到下列参数所设定的偏压等离子体氧化：偏压为100伏特、射频功率为600瓦、时间为60秒。

图6A及图6B绘示以不同氧化方法所形成的存储器单元的电阻值分布。图6A绘示仅由快速热氧化于不同温度下所制造的存储器单元的各种电阻值分布601至607。其中601至607所分别代表的温度为350℃、400℃、450℃、500℃、550℃、600℃、500℃。图6B绘示如图中左侧由快速热氧化加上偏压等离子体氧化(以ROT+Biased Plasma Oxidation表示的)于不同制造参数下所制造的存储器单元的各种电阻值分布612至618，以及如图中右侧仅由偏压等离子体氧化(以Biased Plasma Only表示的)于不同制造参数下所制造的存储器单元的各种电阻值分布608至611，此些制造参数包括了不同的快速热氧化温度，以及等离子体氧化的气压力、功率及电压。其中608的偏压等离子体氧化反应条件为气压30毫托(millitorr, mT)、功率600瓦、电压140伏特；609的反应条件为30毫托、600瓦、180伏特；610的反应条件为20毫托、600瓦、100伏特；611的反应条件为30毫托、700瓦、100伏特。612的快速热氧化反应条件为温度450℃，偏压等离子体氧化反应条件为30毫托、600瓦、180伏特；613的反应条件为450℃、20毫托、600瓦、100伏特；614的反应条件为450℃、30毫托、700瓦、100伏特；615的反应条件为500℃、30毫托、600瓦、180伏特；616的反应条件为500℃、30毫托、700瓦、100伏特；617的反应条件为550℃、30毫托、600瓦、180伏特；618的反应条件为550℃、30毫托、700瓦、100伏特。此外612至618的快速热氧化时间均为30秒，608至618的偏压等离子体氧化的氧气流速均为400每分钟标准公升，时间均为60秒。如图所示，相较于由快速热氧化加上偏压等离子体氧化所制造者的电阻值分布，仅由快速热氧化所制造者的电阻分布较低而且较广。可见，若仅由快速热氧化所制造者的初始电阻较低，额外的等离子体氧化改变了元件的电阻值范围，使其具有较好的操作条件，并具有较高且更一致的电阻值。并且如图所示，通过偏压等离子体氧化步骤促使钨插塞氧化所形成的存储器单元，其电阻高于仅由快速热氧化所制造者以及由快速热氧化加上偏压等离子体氧化所制造者。初始电阻值的改变使得可用以微调操作条件的范围扩大，操作条件包括了生成电压(forming voltage)、设定/复位的电压与电流，以及耐久性。

图7为集成电路10的简化方块图，集成电路10包括如图1B所绘示，具有以金属氧化物作为基底的存储器的存储单元交叉点阵列。字线译码器(decoder)14耦接于并电性连接至多条字线16。位线译码器(列译码器)18电性连接于多条位线20，用来从阵列中的多个存储单元(未绘示)读取数据以及将数据写入阵列中的多个存储单元中。地址被提供至总线(bus)22，再到字线译码器与驱动器14，以及位线译码器18。具有感测放大器(sense amplifier)与数据输入结构(data-in structure)的区块24经由数据总线26耦接至位线译码器18。来自集成电路10的输入/输出端，或是其他集成电路10内部或外部的数据源的数据，经由数据输入线28至区块24中的数据输入结构。集成电路10中可包括其他电路30，例如通用处理器(general purpose processor)或特殊用途应用电路(special purpose application circuitry)，或提供单芯片系统(system-on-a-chip)功能，并且被存储单元100组成的阵列所支持的多种模块的组合。来自区块24中数据输入结构的数据，经由数据输出线32至集成电路10的输入/输出端，或是其他集成电路10内部或外部的数据目的地。

于此例中实施的控制器34，使用偏压配置状态机(bias arrangement state machine)来控制电压供应器(bias arrangement supply voltages)36偏压配置的应用，例如读取电压、写入电压，以及写入验证电压(program verify voltage)。控制器34可通过使用已知的特殊用途应用电路来实施。于多个替代实施例中，控制器34包括通用处理器，其可在与执行计算机过程控制元件操作相同的集成电路上实施。在其他多个实施例中，控制器34可实施为使用特殊用途应用电路与通用处理器的组合。

应当要理解的是，存储器阵列不应限制于如图1B所示的阵列配置，其他另外的阵列配置也可用于上述所揭露的包括记忆单元的存储单元。

虽然本发明是透过上述较佳的实施方案与实施例所详细揭露，应当要了解的是此些实施例意在说明而非限制。可预期的是，本发明所属技术领域具有通常知识者能够轻易想到本发明的改进与组合，此些改进与组合亦在本发明的精神之中，与后述的权利要求范围之内。