专利名称：非易失性半导体存储器及制造方法
技术领域：
本发明涉及一种非易失性半导体存储器，特别是涉及一种无触点的、非易失性的、金属氧化物半导体(MOS)存储器，以及一种制造该器件的方法。
一种常规的非易失性MOS存储器单元的基本构成在下面参照
图1简单地说明，图1示出了一种具有一层叠的、浮栅结构的简化的非易失性MOS存储单元的剖视图。更真实的结构与该简化的结构的不同之处主要在于该栅极的形状和定位。
如图1所示，薄的隧穿(栅极)氧化物2将导电的浮栅3(术语浮栅实际上是指没有电导体与这种栅极相连接)和轻掺杂沟道、p-型半导体衬底1相分隔开来。厚的氧化物4将控制栅5和浮栅分隔开来。重掺杂、n-型源/漏区6位于该衬底之内到该浮栅的任一侧。
从图1中所示的非易失性MOS存储单元可以看到作为简化的一常规MOS场效应晶体管，它的栅极结构被改进，以便在该栅极中能够存储半永久性的电荷。该层叠的、浮栅结构是可实现电荷保留在该栅极的一简单的装置。存储在栅极的电荷引起阈值电压偏移，这样使得具有存储电荷的一非易失性、MOS存储器是处于比不具有存储电荷的器件要高的阈值电压状态。施加的栅极电压、紫外线、或者某些其它手段都可用来消除所存储的电荷并将该器件恢复到它的较低的阈值电压状态。由图1所示构成的非易失性存储单元的电荷转移机理是基于通过该薄的栅极氧化物的隧穿而不是基于从沟道到浮栅极的热电子的雪崩注入。
具有一层叠的、浮栅结构的非易失性MOS存储单元由于它的小单元尺寸的特征而有利于高密度应用。抛开其它的变化，单元尺寸的任何缩减都必然地伴随着在控制栅和浮栅之间的电容耦合的减小。为了减轻单元尺寸减小的这种影响，比单一氧化物膜有更高的击穿电压的一种复合二氧化硅/氮化硅/二氧化硅(ONO)层状结构可用作为在浮置层和控制栅之间的绝缘物。由于使用了一ONO电介质而使栅板间电容增加并带来了包括高温退火、需要形成该ONO层状结构的几种处理步骤，其结果提高了制造成本并且每一晶片上所形成的器件数减少。
研究继续朝向材料的使用，例如具有比二氧化硅更高介电常数的钽五氧化物被作为浮栅和控制栅之间的绝缘物。但是，目前新颖的存储单元结构，而不是新颖的材料，更有可能提供用来提高电容耦合同时减小有效存储单元尺寸的方法。
因为一常规的层叠、浮栅MOS存储器件需要用于该存储单元阵列的每二个单元的一金属触点，所以N个层叠、浮栅存储单元阵列的尺寸明显地比单个存储单元的尺寸要大N倍。所开发的所谓无触点、非易失性存储单元工艺可将增加的有效单元尺寸抵消。下面结合图2和图3说明一种常规的无触点存储单元，图2是无触点、非易失性MOS存储单元阵列的平面视图，图3是图2所示器件沿I-I′线的剖视图。
如图2-3所示，成对有规律地被隔开、平行的重掺杂n型源/漏区12位于一轻掺杂p型半导体衬底11之内。一薄的、隧穿介质膜17，(通常该介质膜为热氧化物)覆盖在该衬底的上表面。绝缘结构15将重掺杂区上面各对的源区与重掺杂区的一相邻对的漏区相隔离，反之亦然。
该衬底上面的有规则地彼此相隔、平行、导电的控制栅13垂直于重掺杂源/漏区13。在任何所给定控制栅的下面存在有多个在该电介质膜17上的导电的浮栅14，它们的每一个都跨越上述成对源/漏区对之一的部件之间的间隔，绝缘电介质膜16将任何所给的控制栅与在该控制栅下面的浮栅分隔开来。
由图2-3所示的该存储器件包括有一存储单元的矩形阵列，每一存储单元包括有一单独的浮栅、MOS晶体管。这些单元由沿该阵列的行方向延伸的控制栅37和由沿该阵列的列方向延伸的重掺杂的漏区12而互连。每一控制栅作为该存储器阵列的字线，因为它控制一位进入或输出被连接的存储单元组的移动；该重掺杂漏区12作为该阵列的位线，因为每一个发送该位到系统的其余部分。由于它的低体电阻率该重掺杂漏区可作为位线，这就不必制造金属线而由它来充当这种功能。更重要地是，使用该重掺杂漏区作为位线意味着不需要形成一单独的金属触点来使得每一存储单元与一位线相连，其结果是有效降低了存储单元尺寸。
虽然由图2-3所示的无触点、非易失性存储单元阵列的特征是在该控制栅和浮栅之间有较大的电容耦合，但是用作将该阵列中的任何存储单元与和它相邻的存储单元相隔离的隔离结构15则明显地增大了一存储单元的有效尺寸。
这里作为参考而引入的于1991年9月10日授予Albert Bergemont的题为“Method Making Large-Scale EPROM Memorg With a Checker BoardPattem and an Improved Coupling Factor”的美国专利NO.5,047,362披露了一种无触点、非易失性存储器，该存储器的特征是有较大的栅间电容耦合但不使用绝缘结构来使该阵列的存储单元相互间隔离。这种存储器阵列下面将结合图4和图5来说明，图4是这种器件的平面视图，图5是沿图4所示器件的II-II所看到的剖视图。图4-5所示的非易失性存储器件包括由沿该矩阵的行方向延伸的字线和沿该矩阵的列方向延伸的位线互连的一存储单元的矩阵。每一存储单元包括共用一共同漏极的相同行的一对对称的浮栅、MOS场效应晶体管。一所给存储单元的两个源极的每一个依次与该相同行的一相邻存储单元的晶体管所共用。由图4-5所示的存储器件包括一存储单元的矩阵，每一存储单元包括一对对称的浮栅、MOS晶体管。该存储单元由沿该矩阵的行方向延伸的控制栅13(字线)和由沿该矩阵的列方向延伸的重掺杂漏区12b(位线)所互连。重掺杂区12a和12c邻接它们之间的重掺杂区12b作为源区。规则地彼此相隔、平行的重掺杂的n型源/漏区12a、12b和12c的三体联合位于轻掺杂、p型半导体衬底11之内。薄的隧穿氧化物17覆盖在该衬底的上表面。规则地彼此相隔、导电的第一浮栅14a，垂直于该重掺杂区12，位于该薄隧穿氧化物上并且跨越相邻的每一对重掺杂区12a和12b的部分之间的间隔。规则地彼此相隔、导电的第一浮栅14b，垂直于该重掺杂区12，位于该隧穿氧化物上并且跨越相邻的每一对重掺杂区12b和12c的部分之间的间隔。每一位于一给定重掺杂区12b上面的第一浮栅14b与一也位于该重掺杂区12b上面的第一浮栅14a排成一行，反之亦然。在隧穿氧化膜17上的一绝缘间隔层18位于每对形成一行的第一浮栅14a-14b之间。
第二浮栅14c，垂直于该重掺杂区12，位于每对排成一行的第一浮栅14a-14b上和位于在排成一行的第一浮栅对之间的绝缘间隔层18上并且与第一浮栅14a-14b都电连接。
规则地彼此相隔、平行地、导电的控制栅13，也垂直于该重掺杂区12，位于电介质膜16上，该电介质膜16覆盖了第二浮栅14c的上表面和侧表面。在任何给定的控制栅13的下面有多个第二浮栅14c。每一第二浮栅14c用来增加在它的下面的第一浮栅14a及14b和在它的上面的控制栅13之间的电容耦合。
虽然由图4-5所示的该无触点、非易失性MOS存储器件的对称栅极结构能有效的增加在第一浮栅14a及14b和它上面的控制栅13之间的电容耦合，但是任何第一浮栅对14a和14b与其它第一浮栅对共用隧穿绝缘膜17并且因此与它们相耦合。
本发明的非易失性、无触点MOS存储器件包括有通过在该矩阵的行方向上的字线和在该矩阵的列方向上的位线而互连的一存储单元的矩阵。每一存储单元包括有共用在一半导体衬底中的沿列方向延伸的公共源区(位线)的相同行的一对不对称的浮栅、MOS场效应晶体管。对于一给定存储单元的公共源区的任一侧，两个漏区的每一个被该相同行的相邻存储单元的一晶体管依次共用。新的不对称的一存储单元的二个晶体管的栅极结构能够同时实现该单元的监控和编程/读取。该浮栅的结构也是造成在一存储单元的浮栅和位于它之上的控制栅(字线)之间相对大的电容耦合的原因。因为该浮栅实质上是用作在该衬底中漏区形成期间的一掩模，所以该制造过程插入了自校准处理步骤。
下面所述的简图未按比例绘制。这是在集成电路的领域中的一般的表示。在图中所示的各种层的厚度和横向尺寸的选择仅是为了增强该图的易读性而已。
图1是一常规非易失性MOS存储器件的一存储单元的理想化剖视图。
图2是一常规无触点、非易失性MOS存储器件的一理想化平面图。
图3是沿图2的该器件的线I-I′的剖视图。
图4是一常规无触点、非易失性MOS存储器件的一理想化平面图，这种结构的结果使得栅极之间的电容耦合增强。
图5是沿图4的该器件的线II-II′的剖视图。
图6是根据本发明的一实施例的一非易失性半导体存储器件的一存储单元的电路图。
图7是根据本发明的一实施例的一非易失性半导体存储器件的一理想化平面视图。
图8是沿图7线I-I′的该器件的剖视图。
图9是沿图7线II-II′的该器件的剖视图。
图10是沿图7线III-III′的该器件的剖视图。
图11是沿图7线IV-IV′的该器件的剖视图。
图12是沿图7线V-V′的该器件的剖视图。
图13A-13I是表明根据本发明的一实施例的制造非易失性存储器件的方法的处理步骤的理想化平面和剖视图。
图14是根据本发明的一实施例的非易失性半导体存储器件的理想化平面视图。
图15是沿图14线I-I′的该器件的剖视图。
图16A-16G是表明根据本发明的一实施例的制造非易失性存储器件的方法的处理步骤的平面和剖视图。
下面参照图6-8和14-15说明根据本发明的非易失性半导体存储器件的结构。
本发明的该非易失性存储器件包括沿矩阵的行方向延伸的导电的字线和沿该矩阵的列方向延伸的导电的位线而电互连接的存储单元矩阵。如图6中所示，每一存储单元包括一共用公共源极32a的相同行的一对不对称的浮栅、MOS场效应晶体管。一给定存储单元的两个漏极32b的每一个依次相同行的相邻存储单元的一晶体管被共用，一个用作该MOSFET的漏极，用来监视该存储单元的状态，同时该另一个用作MOSFET的漏极用来编程和读取该存储单元的状态。
根据如图7-8所示的本发明的第一实施例和如图14-15所示的本发明的第二实施例，多个规则地彼此相隔、重掺杂n型公共源区32a位于在轻掺杂、p型半导体衬底31中的列方向上并且用作该存储单元阵列的位线。每一公共源区在行方向上有第一侧和第二侧。位于该衬底内的列方向的一对重掺杂、n型漏区32b相邻于任何给定的公共源区并和该公共源区的任一侧的距离为固定距离，到该给定公共源区的第一侧为一监控漏区和到该给定公共源区的第二侧为一编程/读取漏区。每一漏区到与该漏区相邻的公共源区的每一侧的距离基本相等。
如图8和15所示，一厚的、隔离的、氧化物带38a位于公共源区32a上面的衬底上表面上；一厚的、隔离的、氧化物带38b位于公共源区32b上面的衬底的上表面；并且一薄的、隧穿、(栅极)氧化物带39完全覆盖在每对相邻隔离带的部件之间的上表面。交错的、邻接的、隔离的和隧穿的条因此一起完全覆盖该衬底的上表面。(相邻和邻接二者的意思相近。相邻(adjacent)意指可能或不可能接触，但总是意味着在这之间缺少共同东西，而邻接(Coutiguous)意指一侧的所有或大部分接触)。
根据如图8所示的本发明的第一实施例，多个规则地彼此相隔、第一多晶硅浮栅35a位于任何给定公共源区32a的上面。这些第一浮栅的每一个位于隔离带38a上，而该隔离带38a位于给定的公共源区32a的上面；还位于该隧穿条39上到其第一侧并邻接这个隔离带；并且延伸到隔离带38b的边缘部分，但不位于其上，该隔离带38b位于到达给定的公共源区的第一侧并邻近给定的公共源区的漏区32b上面。
如图8所示，多个有规则地彼此相隔的绝缘岛40b也位于任何给定公共源区32a的上面，用于每个在给定公共源区的上面的第一浮栅的绝缘岛。每一绝缘岛位于隔离带38a上，而该隔离带38a位于给定公共源区32a的上面；还位于该隧穿条39上到其第二侧并邻接这个隔离带；并且延伸到隔离带38b的边缘部分，但并不是位于其上，该隔离带38b位于在所给定公共源区的第二侧并邻近给定的公共源区的漏区32b上面。
第一多晶硅栅极35a和绝缘岛40b之间存在一一对应关系。位于一给定公共源区32a上面的每一绝缘岛40b既与第一多晶硅浮栅35a排成一行又邻接该第一多晶硅浮栅35a，该第一多晶硅浮栅35a也位于所给出的公共源区上面。位于一给定公共源区32a上面的每一第一多晶硅浮栅35a与已位于该公共源区上面的一绝缘岛40b排成一行并且与之邻接。每一绝缘岛40b与第一多晶硅浮栅35a部分重叠并至少与第一多晶硅浮栅35a的厚度相同，且与它排成一行并邻接。
如图8所示，第二多晶硅浮栅35b位于每一第一浮栅35a的上表面和邻接到第一浮栅的绝缘岛40b的上表面。每一第二浮栅35b电连接到它所位于其上的第一浮栅35a。
电介质膜36覆盖在每一第二浮栅35b的上表面、不与绝缘岛相邻接的每一第二浮栅35b的侧表面、和不与绝缘岛相邻接的每一第一浮栅的侧表面。多个规则地彼此相隔的导电的控制栅37位于沿电介质膜36上的行方向上，每一控制栅沿该存储单元矩阵的一行覆盖多个成一行的第二浮栅35b并且用作该矩阵的那一行单元的字线。控制栅37由保护膜43绝缘。
如图6和8所示，每一监控晶体管包括一第二浮栅35b、一监控漏区32b、和一公共源区32a，每一编程/读取晶体管包括一第一浮栅35a、一编程/读取漏区32b、和一公共源区32a。如上简述的，该编程/读取晶体管对于一存储单元执行编程和读取操作，该监控晶体管在该存储单元的编程期间执行校验。因为每一第二浮栅35b被电连接到第一浮栅35a，所以第一和第二浮栅在电荷存储期间包括一等电位的表面。由于包括一存储单元的两个晶体管的不同栅极结构，所以由于在浮栅35b上的电荷存储而引起的该监控晶体管的阈值电压的漂移不同于由于在浮栅35上的电荷存储而引起的该编程/读取晶体管的阈值电压的漂移。这种不对称性能同时地对该存储单元监控和编程/读取。
如图14-15所示，根据本发明的第二实施例，多个规则地彼此相隔的绝缘岛40b位于任何给定公共源区32a的上面。每一绝缘岛位于该隔离带38a上，该隔离带38a位于给定的公共源区32a的上面；还位于该隧穿条39上到达其第二侧并邻接该隔离带；并且延伸到隔离带38b的边缘部分，但并不位于其上，该隔离带38b位于在给定的公共源区上到其第二侧并邻近该给定的公共源区的漏区32b上面。
如图15所示，多个规则地彼此相隔的多晶硅浮栅极35也位于任何给定的公共源区32a的上面，用于每一绝缘岛的一浮栅在该给定公共源区的上面。一浮栅35位于在给定公共源区32a上面的每一绝缘岛40b的上表面上；位于该隔离带38a上，该隔离带38a位于该给定公共源区32a的上面；位于该隧穿条39到达其第一侧并邻接到这个隔离带；并且延伸到隔离带38b的边缘，但并不是位于其上，该隔离带38b位于漏区32b上面并到达其第一侧，且邻近该给定的公共源区。
该多晶硅浮栅和绝缘岛之间有一一对应关系。每一位于一给定公共源区32a上面的绝缘岛40b与也位于该公共源区上面的一多晶硅浮栅35排成一行并且邻接；每一位于给定公共源区32a上面的多晶硅浮栅35与也位于该公共源区上面的绝缘岛40b排成一行并且邻接。
电介质膜36覆盖在每一浮栅35的上表面和不与绝缘岛相邻接的每一浮栅35的侧表面。多个规则地彼此相隔的导电的控制栅37沿在电介质膜36的行方向延伸，每一控制栅延伸到沿该存储单元矩阵的一行排成一行的多个浮栅35上，并且作为用于该矩阵的那一行单元的字线。控制控37由保护膜43所覆盖。
下面参照图13A-13I说明根据本发明的第一实施例的该非易失性半导体存储器件的制造中所包括的处理步骤。
在轻掺杂、p型半导体衬底31上表面生长热氧化物膜44之后，该热氧化膜由一光刻胶所涂覆。如图13A所示，然后通过常规的曝光和显影处理从该衬底有选择地除去光刻胶，并且n型杂质被注入该衬底中，利用光刻胶图形45掩蔽，以形成位于该衬底内的沿列方向的多个规则地彼此相隔的重掺杂n型公共源区32a。每一公共源区具有沿行方向的一第一侧和一第二侧。
如图13B所示，除去剩余的光刻胶和热氧化物之后，在每一公共源区32a上面的该衬底的上表面上生长一厚的、隔离的、氧化物带38a，并且在该衬底的上表面上生长一薄的、隧穿的(栅极)氧化物条39以便整个覆盖每一对相邻隔离带的部件之间的衬底的上表面。交替的、邻接的、隔离的和隧穿的条因此一起完全覆盖了该衬底的上表面。
在该衬底的整个上表面淀积第一多晶硅层。如图13c所示，利用常规处理除去第一多晶硅层的区域以便形成沿列方向延伸的多个规则间隔的第一多晶硅带49，第一多晶硅带对应于每一公共源区32a。相应于一给定公共源区32a的每一多晶硅带49的两个边缘之一位于在该给定公共源区上面的隔离带38a上，而相应于该给定公共源区的第一多晶硅带的另一边缘则位于邻接于该给定公共源区上面的隔离带并在其第一侧的隧穿条39上。
如图13D所示，在该衬底的整个上表面淀积绝缘层40。如图13E所示，然后利用常规处理选择性地除去绝缘层40的区域以便形成沿该列方向延伸的多个有规则间隔的隔离带40a，在每一对相邻的第一多晶硅带49部分之间的隔离带40a与这些第一多晶硅带的两个是重叠的。
如图13F所示，在第二多晶硅层46已被淀积在该衬底的整个上表面之后，第二多晶硅层46和第一多晶硅带49被电连接。
在第二多晶硅层46用一层光刻胶涂覆之后，通过常规的曝光和显影处理有选择地除去光刻胶以便形成光刻胶图形47。通过常规的处理选择性地除去第二多晶硅层46、绝缘层40a、和第一多晶硅带49的部分(因此分别形成多个规则间隔的第二多晶硅带46a、绝缘带40b、和第一多晶硅带49a，所有这些部分均沿列方向延伸)，以便暴露出在隧穿条39上沿列方向延伸的多个规则间隔的区域。由光刻胶图形47掩蔽，n型杂质被注入该衬底，以形成在该衬底内部沿列方向延伸的一对重掺杂、n型漏区32b，该漏区32b与相邻的每一公共源区32a的任一侧的距离为固定。每一漏区与相邻的公共源区基本上是等距的。在该漏区形成之后，除去留在该晶片上的光刻胶。
如图13H所示，在每一新被注入的漏区32b的上面生成一厚的、隔离的、氧化物带38b并且在该上部和第二多晶硅带46a的暴露的侧表面和第一多晶硅带49a的暴露的侧表面形成电介质膜36。介质膜36最好由热氧化膜或ONO膜之一构成。
如图13I所示，第三多晶硅层50被淀积在该衬底的整个上表面并随后涂覆一层光刻胶(未示出)，由常规曝光和显影处理进行构图。利用光刻胶图形掩蔽，第三多晶硅层50的区域被除去以形成沿行方向延伸的多个规则间隔的多晶硅控制栅37(字线)。利用相同的光刻胶图形和控制栅作掩蔽，第二多晶硅带46a、隔离带40b、和第一多晶硅带49a的部分被除去，以分别在每一控制栅下面形成多个有规则间隔的第二多晶硅浮栅35b、绝缘岛40c、和第一多晶硅浮栅35a。除去剩余的光刻胶和在该衬底的整个上表面淀积保护膜43则完成了根据本发明第一实施例的该非易失性半导体存储器件的制造。
下面参照附图16A-16G来说明根据本发明的第二实施例的非易失性半导体存储器件的制造中所包括的处理步骤。
在轻掺杂、p型半导体衬底31的上表面上生成热氧化物膜44之后，该热氧化物膜涂覆一层光刻胶。如图16A所示，利用常规的曝光和显影处理将光刻胶从该衬底选择性的除去，并且利用光刻胶图形45掩蔽将n型杂质注入该衬底，以形成在该衬底内沿列方向延伸的规则间隔的重掺杂n型公共源区32a。每一公共源区具有沿行方向的第一和第二侧。
如图16B所示，在除去光刻胶和热氧化物之后，在每一公共源区32a的上面的该衬底的上表面生成一厚的、隔离的、氧化物带38a和在该衬底的上表面生成一薄的、隧穿的(栅极)氧化物带39以完全覆盖在每对相邻隔离带之间部分的衬底表面。因此交替的、邻接的、绝缘和道效应的条一起完全覆盖了该衬底的上表面。
在该衬底的上表面上整个淀积了一隔离层之后，利用常用的处理选择地除去该绝缘层的部分，以便如图16c所示形成多个沿列方向延伸的多个规则相隔的隔离带40a，一隔离带40a相应于每一公共源区32a。相应于一给定公共源区32a的该隔离带40a的二个边缘中的一边缘位于给定公共源区上面的隔离带38a上，而相应于给定公共源区的该隔离带的另一边缘位于隧穿条39上到达其第二侧并相邻于给定公共源区上面的该隔离带。
在该衬底的上表面整个被淀积了一第一多晶硅层46之后，用一光刻胶层涂覆第一多晶硅层，有常规的处理进行构图，以便形成光刻胶图形47。如图16D所示，通过常规处理选择地除去第一多晶硅层和隔离带40a的区域(因而分别形成多个规则相隔的第一多晶硅带46a和隔离带40b，每一个都沿列方向延伸，第一多晶硅带和隔离带相应于每一公共源区32a)，以便在该隧穿条39上暴露沿列方向延伸的多个规则相隔的区域。
利用光刻胶图形47掩蔽，n型杂质随后被注入该衬底，如图16E所示，以形成在该衬底内沿列方向延伸并与每个相邻的公共源区32a的任一侧相距一固定距离的一对重掺杂、n型漏区32b。每一漏区和相邻它的公共源区的距离基本上是相等的。在形成该漏区之后除去在该晶片上的剩余的光刻胶。
如图16F所示，在新形成的每一漏区32b的上面生长一厚的、隔离的、氧化物带38b和在第一多晶硅带46a的上表面和暴露的侧表面以及在该隔离带40b的暴露的侧表面上形成薄的电介质膜36。
如图16G所示，在该衬底的整个上表面淀积第二多晶硅层50，然后涂覆一层光刻胶(未示出)，用常规的曝光和显影的方法构图。利用该光刻胶图形的掩蔽，除去第二多晶硅层的区域以形成沿行方向延伸的多个规则相隔的多晶硅控制栅37(字线)。通过相同的光刻胶图形和控制栅的掩蔽，除去第一多晶硅带46a和隔离带40b的区域以在每一控制栅的下面分别形成多个规则相隔的多晶硅浮栅35和绝缘岛40c。
在整个衬底的上表面除去剩余的光刻胶和淀积的保护膜43，则完成根据本发明第二实施例的非易失性半导体存储器件的制造。
本发明的该非易失性半导体存储器件和由该方法所制造的器件具有如下所述的优点。首先，在浮栅和在它上面的控制栅之间的电容耦合相对地大，因此可易做出高速和低压工作的器件并且易于减小存储单元尺寸。第二，因为在形成漏区期间浮栅基本用作一掩模，所以该器件的制造包含了自校准处理步骤。第三和更重要的是，由于该编程/读取和监控晶体管的栅极结构的非对称性，因而可同时地执行在浮栅上该电荷的编程/读取和监控。
上述实施例是为举例说明所要求保护的发明，但并不是要详细的描述本发明实际的每一细节。在不违背本发明的精神或范围的前提下，MOS器件制造技术领域的普通技术人员都可对本发明的器件和方法作出各种改进和变型。因此本发明覆盖了落入权利要求和其等同物的范围之内的这些改进和变型。
权利要求
1.一种非易失性半导体存储单元，包括第一导电型半导体衬底；在该衬底内的第一方向上的第二导电型公共源区；与该公共源区的任一侧距离固定的在该衬底内的第一方向上的第二导电型第一漏区和第二漏区；在该衬底上的绝缘膜；在该公共源区上和到达最接近该第二漏区的公共源区的一侧的该绝缘膜上的绝缘岛；在到最接近第一漏区的该公共源区的一侧的该绝缘膜上的导电的第一浮栅；在该第一浮栅上和在该绝缘岛上的导电的第二浮栅；在第一和第二浮栅的暴露的表面上的电介质膜；和第二方向上在第二浮栅上的电介质膜上的导电的控制栅。
2.如权利要求1的非易失性半导体存储单元，其中在每一公共源区和漏区上面的绝缘膜比在该衬底上的任何的其它区域上面的绝缘膜要厚。
3.如权利要求1的非易失性半导体存储单元，其中在该绝缘膜到最接近的第一漏区的公共源区的一侧上的导电的第一浮栅也在该公共源区上面的该绝缘膜上。
4.如权利要求2的非易失性半导体存储单元，其中在该绝缘膜到最接近的第一漏区的该公共源区的一侧上的导电的第一浮栅也在该公共源区上面的该绝缘膜上。
5.一种非易失性存储单元，包括第一导电型半导体衬底；在该衬底内的第一方向上的第二导电型公共源区；与该公共源区的任一侧距离固定的在该衬底内的第一方向上的第二导电型的第一漏区和第二漏区；在该衬底上的绝缘膜；在该公共源区上面的该绝缘膜上并且也在该绝缘膜到最接近的第二漏区的该公共源区的一侧的绝缘膜上的绝缘岛；在该绝缘岛上并且也在到最接近第一漏区的公共源区的一侧的该绝缘膜上的导电浮栅；在该浮栅的暴露的表面上的电介质膜；和在该浮栅上的该电介质上的在第二方向上的导电控制栅。
6.如权利要求5的非易失性半导体存储单元，其中在每一公共源区和漏区上面的该绝缘膜比在任何其它的衬底区域上面的绝缘膜要厚。
7.如权利要求5的非易失性半导体存储单元，其中在该绝缘岛上并且还在最接近的第一漏区的公共源区的一侧的该绝缘膜上的导电浮栅还位于该公共源区上面的绝缘膜上。
8.如权利要求6的非易失性半导体存储单元，其中在该绝缘岛上并且还在最接近的第一漏区的公共源区一侧的该绝缘膜上的导电浮栅还在该公共源区上面的绝缘膜上。
9.一种非易失性半导体存储器件，被设置为一存储单元的矩阵，该矩阵具有行方向和列方向，所述器件包括第一导电型的半导体衬底；多个在该衬底内的列方向上的第二导电型的公共源区；多个在该衬底内的列方向上的第二导电型的漏区，漏区到每一公共源区的任一侧的距离为固定的；在该衬底上的绝缘膜；多个在每一公共源区上面的该绝缘膜上的绝缘岛，在一公共源区上面的每一绝缘岛也在到公共源区的一第二侧的该绝缘膜上；多个在到每一公共源区的第一侧的该绝缘膜上的导电的第一浮栅，一第一浮栅邻接到每一绝缘岛；多个导电的第二浮栅，一第二浮栅在每一绝缘岛上并且还在邻接到该绝缘岛的第一浮栅上；多个电介质膜，一电介质膜在每一第一浮栅的暴露的表面上并且还在第一浮栅上的第二浮栅的暴露的表面上；和多个在行方向上的导电的控制栅，每一控制栅在多个第二浮栅的每一浮栅上的电介质膜上。
10.如权利要求9的非易失性半导体存储器件，其中漏区到每一公共源区的任一侧为一固定距离，公共源区到每一漏区的任一侧为一固定距离。
11.如权利要求10的非易失性半导体存储器件，其中在每个公共源区和漏区上面的绝缘膜比在该衬底的任何其它区域的绝缘膜要厚。
12.如权利要求9的非易失性半导体存储器件，其中在到一公共源区的第一侧的该绝缘膜上的每一第一浮栅也在该公共源区上面的该绝缘膜上。
13.如权利要求10的非易失性半导体存储器件，其中在到一公共源区的第一侧的该绝缘膜上的每一第一浮栅也在该公共源区上面的该绝缘膜上。
14.如权利要求11的非易失性半导体存储器件，其中在到一公共源区的第一侧的该绝缘膜上的每一第一浮栅也在该公共源区上面的该绝缘膜上。
15.一种非易失性半导体存储器件，被设置为一存储单元的矩阵，该矩阵具有行方向和列方向，所述器件包括第一导电型的半导体衬底；多个在该衬底内的列方向上的第二导电型的公共源区；多个在该衬底内的列方向上的第二导电型的漏区，漏区到每一公共源区的任一侧的距离为固定的；在该衬底上的隔离膜；多个在每一公共源区上面的该隔离膜上的绝缘岛，在一公共源区上面的每一绝缘岛还在到公共源区的第二侧的该绝缘膜上；多个在每一公共源区上面的导电浮栅，一浮栅在一公共源区上面的每一绝缘岛上并且还在到该公共源区的一第一侧的绝缘膜上；多个电介质膜，一电介质膜在每一浮栅的暴露的表面上；和在行方向上的多个导电的控制栅，每一控制栅在多个浮栅的每一个的电介质膜上。
16.如权利要求15的非易失性半导体存储器件，其中漏区到每一公共源区的任一侧是一固定距离，公共源区到每一漏区的任一侧是固定距离。
17.如权利要求16的非易失性半导体存储器件，其中在每一公共源区和漏区上面的该绝缘膜比任何其它衬底区域上面的绝缘膜要厚。
18.如权利要求15的非易失性半导体存储器件，其中在一公共源区上面的一绝缘岛上和还在到该公共源区的第一侧的该绝缘膜上的每一浮栅也是在该公共源区上面的该绝缘膜上。
19.如权利要求16的非易失性半导体存储器件，其中在一公共源区上面的一绝缘岛上和还在到该公共源区的第一侧的该绝缘膜上的(每一)浮栅也是在该公共源区上面的该绝缘膜上。
20.如权利要求17的非易失性半导体存储器件，其中在一公共源区上面的一绝缘岛上和还在到该公共源区的第一侧的该隔离膜上的(每一)浮栅也还在该公共源区上面的该绝缘膜上。
21.一种制造非易失性半导体存储器件的方法，该器件包括在第一导电型的一衬底上的存储单元矩阵，该矩阵具有行方向和列方向，所述方法包括有步骤在该衬底内在列方向上形成多个第二导电型的公共源区，因此在该衬底内在列方向上限定了多个中间区域，中间区域在每对相邻的公共源区的部分之间；在该衬底上形成一绝缘膜；在该绝缘膜上在列方向上形成多个交替的、邻接隔离的和第一导电的带，一第一导电带在到每一公共源区的第一侧的该隔离膜上；在整个该衬底的区域淀积第二导电层；有选择地蚀刻第二导电层、隔离带、和第一导电带，以在列方向上分别形成多个第二导电带、被蚀刻的隔离带、和被蚀刻的第一导电带，一被蚀刻的第一导电带在到每一公共源区的第一侧的该隔离膜上，一被蚀刻的隔离带在到每一公共源区的第二侧和其上面的隔离膜上并邻接到公共源区的第一侧的隔离膜上的该被蚀刻的第一导电带，因此在该隔离膜上的列方向上暴露了多个区域，一暴露区域越过每一中间区域；使用该第二导电带作为掩模，在该衬底内在列方向上形成多个第二导电型的漏区，一漏区在每对相邻公共源区的部分之间；形成多个电介质膜，一电介质膜在每一第二导电带的暴露的表面上并且还在每一被蚀刻的第一导电带的暴露的表面上；在该衬底的整个区域淀积第三导电层；有选择地蚀刻该第三导电层以在行方向上形成多个控制栅，每一控制栅在多个第二导电带的每一个上的电介质膜上；和使用该控制栅作为掩模，蚀刻被蚀刻过的第一导电带、被蚀刻过的隔离带、和第二导电带，以在每一控制栅下面分别形成多个第一浮栅、绝缘岛、和第二浮栅。
22.如权利要求21的制造非易失性半导体存储器件的方法，其中在该隔离膜上列方向上形成多个交替的、邻接的绝缘和第一导电的带，第一导电带到每一公共源区的步骤包括有子步骤将第一导电层淀积到该绝缘膜上；有选择地蚀刻第一导电层以在该绝缘膜上在列方向上形成多个第一导电带，一第一导电带到每一公共源区的第一侧；和在该绝缘膜上在列方向上形成多个隔离带，一隔离带在每对相邻的第一导电带部分之间并与之邻接。
23.如权利要求22的制造非易失性半导体存储器件的方法，其中(每一)在一对相邻公共源区的部分之间的漏区离该对的部分基本上是等距离的。
24.如权利要求23的制造非易失性半导体存储器件的方法，其中该公共源区和漏区是由离子注入而形成的。
25.如权利要求22的制造非易失性半导体存储器件的方法，其中在到(一)公共源区的第一侧的该隔离膜上的(每一)导电带也在该公共源区上面的绝缘膜上。
26.如权利要求23的制造非易失性半导体存储器件的方法，其中在到(一)公共源区的第一侧的该绝缘膜上的(每一)导电带也在该公共源区上面的绝缘膜上。
27.如权利要求24的制造非易失性半导体存储器件的方法，其中在到(一)公共源区的第一侧的该绝缘膜上的(每一)第一导电带也是在该公共源区上面的绝缘膜上。
28.一种制造非易失性半导体存储器件的方法，该器件包括在第一导电型的一衬底上的存储单元矩阵，该矩阵具有行方向和列方向，所述方法包括如下步骤在该衬底内在列方向上形成多个第二导电型的公共源区，因此在该衬底内在列方向上限定了多个中间区域，一中间区域在每对相邻的公共源区的部分之间；在该衬底上形成绝缘膜；在该绝缘膜上在列方向上形成多个隔离带，一隔离带在到每一公共源区的第二侧并在其上面的该隔离膜上；在整个衬底上淀积第一导电层；有选择地蚀刻第一导电层和该隔离带，以在该列方向上分别形成多个第一导电带和被蚀刻的隔离带，一被蚀刻的隔离带在到每一公共源区的第二侧及其上面的该绝缘膜上，一第一导电带在该被蚀刻的隔离带上并且还在到该公共源区的第一侧的绝缘膜上，因此在该隔离膜上在列方向上暴露了多个区域，一暴露的区域越过每一中间区域；利用该第一导电带作为掩模，在该衬底内在列方向上形成多个第二导电型的漏区，一漏区在每对相邻公共源区的部分之间；形成多个电介质膜，一电介质膜在每一第一导电带的暴露的表面；在整个该衬底上淀积第二导电层；有选择地蚀刻该第二导电层，以在该行方向上形成多个控制栅，每一控制栅在多个第二导电带的每一个的电介质膜上；和利用该控制栅作为掩模，蚀刻第一导电带和该被蚀刻的隔离带以在每一控制栅下面分别形成多个浮栅和绝缘岛。
29.如权利要求28的制造半导体存储器件的方法，其中在(一)对相邻的公共源区部分之间的(每个)漏区与该对的部分的距离基本相等。
30.如权利要求29的制造非易失性半导体存储器件的方法，其中该公共源区和漏区是利用离子注入形成的。
31.如权利要求28的制造非易失性半导体存储器件的方法，其中在到一公共源区的第二侧并在其上面的被蚀刻的隔离带上和还在到该公共源区的第一侧的绝缘膜上的(每一)第一导电带也还在该公共源区上面的绝缘膜上。
32.如权利要求29的制造非易失性半导体存储器件的方法，其中在到一公共源区的第二侧及其上面的被蚀刻的隔离带上和还在到该公共源区的第一侧的隔离膜上的(每一)第一导电带也还在该公共源区上面的绝缘膜上。
33.如权利要求30的制造非易失性半导体存储器件的方法，其中在到一公共源区的第二侧及在其上的被蚀刻的隔离带上和还在到该公共源区的第一侧的绝缘膜上的(每一)第一导电带也还在该公共源区上面的绝缘膜上。
全文摘要
一种包括通过在阵列的行方向上的字线和在该阵列的列方向上的位线互连的存储单元的矩形阵列的无触点、非易失性金属氧化物半导体存储器件。每一存储单元包括在一半导体衬底中共享一公共源区(位线)的在结构上不对称的一对相同行的浮栅、MOS场效应晶体管。两个晶体管的浮栅的结构的不对称可允许同时地执行该单元的编程/读取和监控。该浮栅结构还是造成浮栅和浮栅上的控制栅(字线)间较大电容耦合的原因。因该浮栅用作该衬底内插入编程/读取和监控漏区的掩模,故器件的制造引入了自校准处理步骤。
文档编号H01L21/8247GK1200574SQ9810930
公开日1998年12月2日 申请日期1998年5月26日 优先权日1997年5月26日
发明者罗庆晚 申请人:Lg半导体株式会社