[0044]也就是说，本实施例显示基板优选为阵列基板(更具体是液晶显示装置用的阵列基板)，而其中的第一结构为薄膜晶体管的漏极41，第二结构为像素电极5。这是因为，一般漏极41的厚度远比像素电极5的厚度大，故当像素电极5搭接到漏极41上时最容易发生断裂，最适用本发明。
[0045]在本实施例的以下描述中，均以第一结构为薄膜晶体管的漏极41，第二结构为像素电极5为例进行说明。但是，应当理解，本发明的保护范围并不限于此，在任意类型的显示基板中，只要出现一个结构搭接在另一结构上的情况，均可使用本发明。例如，若薄膜晶体管的源极42、漏极41部分位于有源区3上，而另一部分位于有源区3外，则也可将有源区3作为第一结构，而源极42、漏极41作为第二结构。
[0046]优选的，漏极41完全设于有源区3上。
[0047]也就是说，该漏极41优选完全位于有源区3之上，而没有位于有源区3之外的部分。这是因为一方面这种结构的漏极41可与有源区3在一次构图工艺中同时形成，制备工艺比较简单。
[0048]其中，以上阵列基板可为高级超维场转换模式的阵列基板。
[0049]也就是说，该阵列基板可为高级超维场转换(ADS)模式的阵列基板，即在其像素电极5上还设有平坦化层6 (或钝化层)，而平坦化层6上则设有狭缝形式的公共电极7。但显然，若该阵列基板为扭曲向列(TN)模式、沿面开关(IPS)模式等其他类型，也是可行的。
[0050]优选的，显示基板还包括基底9，且第一结构与基底9间的距离大于等于第二结构的主体部52与基底9间的距离。
[0051]也就是说，以上第一结构(漏极41)所处的位置应当比第二结构(像素电极5)的主体部52的位置更高(至少齐平)。例如，如图2所示，像素电极5(第二结构)的主体部52直接设于栅绝缘层2上，而漏极41 (第一结构)则设于有源区3上，有源区3设于栅绝缘层2上，故漏极41 (第一结构)比像素电极5 (第二结构)的主体部52高出有源区3的厚度。这是因为，在以上情况下第二结构的主体部52与搭接部51之间的高度差更大，更容易发生断裂，故更需要使用本发明。
[0052]优选的，减薄区411中的第一结构的厚度在减薄区411外的第一结构的厚度的1/2至2/3之间。
[0053]也就是说，若以第一结构的最大厚度(减薄区411外的第一结构的厚度)为1，则减薄区411中的第一结构的厚度在1/2至2/3，即被减薄除去的部分的厚度为1/3至1/2。这种厚度差一般足以避免第二结构(像素电极5)断裂。
[0054]优选的，搭接部51覆盖整个减薄区411。
[0055]也就是说，第二结构(像素电极5)的搭接部51可将第一结构(漏极41)全部减薄区411完全覆盖(实际还可超出减薄区411)，从而增大二者的接触面积，降低接触电阻。当然，若搭接部51只覆盖减薄区411的一部分，也是可行的。需要说明的是，减薄区411根据工艺的需要可以设定其区域的大小，只要能够保证连接可靠即可，这里不再赘述。
[0056]优选的，减薄区411被搭接部51覆盖的部分包括多个子减薄区411，且越靠近第一结构(漏极41)边缘的子减薄区411中的第一结构的厚度越小。
[0057]也就是说，减薄区411也可分为多级，且越靠近第一结构(漏极41)边缘的减薄区411越薄，或者说减薄区411也分为多个“阶梯”，这样可更好的防止第二结构(像素电极5)在减薄区411中发生断裂。
[0058]如图2至图11所示，本实施例还提供一种上述显示基板的制备方法，其包括:
[0059]步骤1、形成第一结构，并将第一结构的部分区域减薄，形成与第一结构的边缘相邻的减薄区411 ；
[0060]步骤2、形成第二结构，第二结构具有设于第一结构上的搭接部51，以及位于第一结构外且与搭接部51相连的主体部52，搭接部51至少部分位于减薄区411上；且至少部分位于减薄区外的主体部52直接与位于所述减薄区上的搭接部51相连。
[0061]可见，为制备上述的显示基板，可先形成第一结构，并在其中形成减薄区411，之后再形成至少部分覆盖该减薄区411的第二结构。
[0062]优选的，步骤I中将第一结构的部分区域减薄包括:用光刻胶覆盖对应第一结构的非减薄区的区域，通过干法刻蚀将未被光刻胶覆盖的第一结构减薄。
[0063]也就是说，可以通过干法刻蚀的工艺对第一结构进行减薄。干法刻蚀是用具有腐蚀性的气体对结构进行刻蚀的技术，由于其刻蚀速度通常较慢，比较容易控制，故可用于除去特定厚度的第一结构以形成减薄区411。当然，形成减薄区411的方式并不限于此，例如，若第一结构是具有感光性的材料，则可对其减薄区411位置与非减薄区的位置进行不同程度的曝光，从而形成减薄区411。
[0064]优选的，步骤I中，利用阶梯曝光在一次构图工艺中形成第一结构并将第一结构的部分区域减薄。
[0065]也就是说，可利用阶梯曝光工艺在不同位置形成不同厚度的光刻胶层8，从而在一次曝光之后，先通过刻蚀形成上述的第一结构，之后继续在第一结构中形成减薄区411。
[0066]优选的，显示基板为阵列基板，第一结构为薄膜晶体管的漏极41，第二结构为像素电极5。更优选的，以上有源区3是在步骤I中与漏极41 (第一结构)同步形成的，且漏极41完全设于有源区3上。
[0067]也就是说，本实施例的方法优选用于制备上述的阵列基板。具体的，下面对该阵列基板的制备方法进行详细介绍，其包括以下步骤:
[0068]S101、通过构图工艺依次在基底9上形成栅极1、栅线、栅绝缘层2。
[0069]也就是说，通过常规的构图工艺，在基底9上形成栅极1、栅线、栅绝缘层2等常规结构。当然，在本步骤中，还可包括形成缓冲层(在形成栅极I之前)等其他已知结构的操作，在此不再详细描述。
[0070]S102、依次在基底9上形成半导体层39、源漏金属层49、光刻胶层8。
[0071]也就是说，通过常规的方法(沉积或徒步)依次在栅绝缘层2上形成完整的半导体层39、源漏金属层49、光刻胶层8，得到如图3所示的结构。
[0072]其中，源漏金属层49可由钼、铌、钨、钛等的金属或合金构成，厚度可在数百微米。
[0073]S103、对光刻胶层8进行阶梯曝光并显影，在第一区域Ql保留第一厚度的光刻胶层8，第二区域Q2保留第二厚度的光刻胶层8，第三区域Q3保留第三厚度的光刻胶层8，其余区域不保留光刻胶层8 ;其中，第一区域Ql对应有源区3用于在薄膜晶体管导通时导电的区域，第二区域Q2至少对应漏极41的减薄区411，第三区域Q3至少对应有源区3中除第一区域Ql和第二区域Q2外的区域，且，第一厚度小于第二厚度，第二厚度小于第三厚度。
[0074]也就是说，对该光刻胶层8的不同部分进行不同程度的曝光(如使用灰阶掩膜板曝光)，从而在显影后，在不同位置保留不同厚度的光刻胶层8。其中，如图4所示的结构，在对应有源区3用于在薄膜晶体管导通时导电的区域(即“沟道”)处，保留最薄(即第一厚度)的光刻胶层8 ;在用于形成漏极41的减薄区411的位置处，保留中等厚度(即第二厚度)的光刻胶层8 ;在有源区3的其他位置处(源极42，漏极41的非减薄区)，则保留最厚(即第三厚度)的光刻胶层8 ;而在有源区3之外的位置，则不保留光刻胶层8。
[0075]其中，若数据线要与源极42同步形成，则可在对应数据线的位置处也保留第三厚度的光刻胶层8，即第三区域Q3还可包括对应数据线的区域。
[0076]S104、除去无光刻胶覆盖的源漏金属层49和半导体层39，形成有源区3。
[0077]也就是说，通过刻蚀将没有被无光刻胶覆盖的源漏金属层49和半导体层39除去(如用不同的刻蚀剂分别除去)，即将有源区3之外(若同步形成数据线，则也要是数据线之外)的源漏金属层49和半导体层39除去，从而使剩余的半导体层形成有源区3，且有源区3上覆盖源漏金属层49，即得到如图5所示的结构。
[0078]S105、对光刻胶层8进行灰化，除去第一区域Ql的光刻胶层8，而在第二区域Q2和第三区域Q3保留部分光刻胶层8。
[0079]也就是说，通过灰化工艺将光刻胶层8减薄，其至少要减薄第一厚度，从而将第一区域Ql (沟道)处的第一厚度的光刻胶层8完全除去，而第二区域Q2和第三区域Q3处还保留有一定厚度的光刻胶层8，从而得到如图6所示的结构。
[0080]当然，在光刻胶层8的灰化过程中，实际光刻胶层8的面积也会稍微缩小，但因其属于工艺造成的不可避免的误差，故在此不再考虑。
[0081]S106、除去第一区域Ql的源漏金属层49，形成源极42、漏极41。
[0082]此时第一区域Ql (沟道)处不再有光刻胶层8，故可通过刻蚀将该处