子像素 单元中包括薄膜晶体管101、像素电极102和公共电极103。
[0061] 像素电极102位于第一透明电极层，直接形成于衬底基板100上。薄膜晶体管101 的漏极1011形成于像素电极102上，且与像素电极直接接触，薄膜晶体管101的源极1012 和漏极1011均位于第一金属层。
[0062] 薄膜晶体管101的半导体层1013形成于源极1012和漏极1011上，并连接在源极 1012与漏极1011之间。本实施例中，半导体层1013优选为非晶金属氧化物半导体，具体可 W是化0、InSiO、aiSnO、GalnSiO、ZrInZnO 等材料。
[0063] 像素电极102、源极1012、漏极1011和半导体层1013上覆盖有栅极绝缘层104,薄 膜晶体管101的栅极1014和公共电极103形成于栅极绝缘层104上。其中，栅极1014为 透明电极，且与公共电极103位于同一图层，即第二透明电极层。
[0064] 该阵列基板还包括与每个子像素单元相对应的扫描线和数据线。
[00化]数据线110与源极1012、漏极1011位于同一图层，即数据线110也位于第一金属 层。
[0066] 扫描线包括第一金属线120和连接电极105,位于同一行的多个第一金属线120由 连接电极105连接为一条扫描线。第一金属线120与数据线110位于同一图层，即第一金 属线120也位于第一金属层。连接电极105与栅极1014位于同一图层，即连接电极105也 位于第二透明电极层，并且连接电极105和栅极1014连接为一个整体。栅极绝缘层104开 设有第一过孔1061，连接电极105通过第一过孔1061与第一金属线120相连。
[0067] 该阵列基板还包括公共电极线，公共电极线主要由第二金属线130构成。第二金 属线130与数据线110位于同一图层，即第二金属线130也位于第一金属层。
[0068] 栅极绝缘层104开设有第二过孔1062,公共电极103通过第二过孔1062与第二金 属线130相连。因为同一行的各个子像素单元中的公共电极103是互相连通的，所W位于 同一行的多个第二金属线130可W由公共电极103连接为一条公共电极线。从图1中可W 看出，为增加公共电极103与第二金属线130的接触面积，第二过孔1062的形状基本与第 二金属线130相同。
[0069] 本发明实施例还相应的提供一种阵列基板的制造方法，可通过四次构图工艺制成 上述阵列基板，具体步骤如下：
[0070] 第一次构图工艺；利用半色调掩膜版进行构图，形成像素电极，W及源极、漏极、数 据线、第一金属线和第二金属线。具体包括：
[0071] S11 ;在衬底基板上依次形成第一透明电极层和第一金属层。
[0072] 其中，第一透明电极层可采用氧化铜锡（ITO)或氧化铜锋（IZO)等材料，厚度可W 在100至1000A;之间。第一金属层可采用铭（化）、钢（Mo)、侣（A1)、铜（化）等材料，厚度 可W在3000至5000A之间。
[0073] S12 ;在第一金属层上涂敷光刻胶，并利用半色调掩膜版进行曝光。
[0074] 曝光后，源极、漏极、数据线、第一金属线和第二金属线对应区域的光刻胶全部保 留，像素电极对应区域的光刻胶被部分去除，其余区域的光刻胶被全部去除。
[0075] S13 ;对第一金属层和第一透明电极层进行蚀刻，形成源极、漏极、数据线、第一金 属线和第二金属线。
[0076] W上形成的各个部分均为第一金属层和第一透明电极层组成的双层结构。另外， 此时像素电极的形状也已形成，但像素电极上仍覆盖有第一金属层。
[0077] S14 ;对光刻胶进行灰化。
[007引利用灰化工艺，将像素电极对应区域的光刻胶全部去除。同时，源极、漏极、数据 线、第一金属线和第二金属线对应区域的光刻胶也会被部分去除。
[0079] S15 ;对第一金属层进行蚀刻，形成像素电极。
[0080] 将像素电极上覆盖的第一金属层蚀刻掉，即可形成像素电极。
[OOW] S16 ;剥离剩余的光刻胶。
[0082]如图4所示，经过上述第一次构图工艺，即可形成像素电极102、源极1012、漏极 1011、数据线110、第一金属线120和第二金属线130。
[0083] 第二次构图工艺；利用掩膜版进行构图，形成半导体层。具体包括：
[0084] S21;在完成第一次构图工艺的基础上，沉积一层非晶金属氧化物半导体薄膜，可 W采用化0、InSiO、aiSnO、GalnSiO、ZrInZnO 等材料，厚度可 W在 200 至 2000A 之间。
[0085] S22 ;在半导体薄膜上涂敷光刻胶，并利用掩膜版进行曝光。
[0086] 曝光后，仅保留薄膜晶体管的半导体层对应区域的光刻胶，其余区域的光刻胶被 去除。
[0087] S23 ;对半导体薄膜进行蚀刻，形成薄膜晶体管的半导体层。
[00能]S24 ;剥离剩余的光刻胶。
[0089] 如图5所示，经过上述第二次构图工艺，即可形成薄膜晶体管101的半导体层 1013。
[0090] 第=次构图工艺；利用掩膜版进行构图，形成栅极绝缘层。其中，栅极绝缘层开设 有第一过孔和第二过孔。具体包括：
[0091] S31 ;在完成第二次构图工艺的基础上，形成一层栅极绝缘层，可W采用氧化娃 (SWx)、氮化娃（Si化）或二者的混合物，厚度可W在2000至5000A之间。
[0092] S32;在栅极绝缘层上涂敷光刻胶，并利用掩膜版进行曝光。
[0093] 曝光后，去除第一过孔和第二过孔对应区域的光刻胶，其余区域的光刻胶保留。
[0094] S33;对栅极绝缘层进行蚀刻，形成栅极绝缘层的第一过孔和第二过孔。
[00巧]S34 ;剥离剩余的光刻胶。
[0096] 如图6所示，经过上述第=次构图工艺，即可形成栅极绝缘层的第一过孔1061和 第二过孔1062。
[0097] 第四次构图工艺；利用掩膜版进行构图，形成栅极、公共电极和连接电极。其中，连 接电极通过第一过孔与第一金属线相连，公共电极通过第二过孔与第二金属线相连。具体 包括：
[009引 S41 ;在完成第=次构图工艺的基础上，形成第二透明电极层，其材料、厚度可W与 第一透明电极层相同。
[0099] S42;在第二透明电极层上涂敷光刻胶，并利用掩膜版进行曝光。
[0100] 曝光后，仅保留栅极、公共电极和连接电极对应区域的光刻胶，其余区域的光刻胶 被去除。
[0101] S43 ;对第二透明电极层进行蚀刻，形成栅极、公共电极和连接电极。并且，连接电 极通过第一过孔与第一金属线相连，公共电极通过第二过孔与第二金属线相连。
[0102] S44;剥离剩余的光刻胶。
[010引如图1所示，经过上述第四次构图工艺，即可形成本发明实施例提供的阵列基板。
[0104] 本发明实施例提供的阵列基板及其制造方法中，薄膜晶体管101的栅极1014为透 明电极，并且与公共电极103位于同一图层，使栅极1014和公共电极103可W在第四次构 图工艺中同步形成。另外，该阵列基板中的像素电极102和薄膜晶体管101的源极1012、漏 极1011也可W利用半色调掩膜版，在第一次构图工艺中依次形成。因此本发明实施例提供 的技术方案中，通过四次构图工艺就能够制成阵列基板，从而解决了现有的阵列基板的制 造工艺过于复杂的技术问题。
[01化]连施例二:
[0106] 本实施例与实施例一基本相同，其不同点在于，本实施例中，在第二透明电极层上