非易失性存储器器件及其制造方法
【专利说明】非易失性存储器器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请基于在2014年3月10日提交的美国临时专利申请61/950419，并且要求其优先权,通过引用将其全部内容并入本文中。
技术领域
[0003]本文描述的实施例通常涉及非易失性存储器器件及其制造方法。
【背景技术】
[0004]随着半导体器件的集成度的日益提高，LSI元件的电路图形变得更精细。为了使图形更精细，不仅需要降低线路宽度，还需要提高图形的尺寸精度和位置精度。同样对于存储器器件，需要保持对在微细单元中的更小的区域中的存储器所必需的特定量的电荷。
[0005]作为克服此问题的技术，存在使用电阻改变层形成存储器基元的非易失性存储器器件。非易失性存储器器件具有三维层叠结构，并且因此与利用二维平面的存储器基元相t匕，可以增加集成度。由于增加了集成度，这样的非易失性存储器器件要具有更高的可靠性。
【发明内容】
[0006]本发明提供具有高可靠性的非易失性存储器器件。
[0007]根据一个实施例，非易失性存储器器件包括:在第一方向延伸的第一互连；在与所述第一方向交叉的第二方向延伸的第二互连，以及所述第二互连的下端位于所述第一互连之上；在第三方向延伸的多个第三互连，所述第三方向与所述第一方向和所述第二方向交叉，并且所述第三互连被布置在所述第二方向；在所述第二互连和所述第三互连之间提供的电流限制层；在所述电流限制层和所述第三互连之间提供的金属离子源层；以及在所述第一互连和所述第二互连的所述下端之间提供的选择器。
【附图说明】
[0008]图1A为示出了根据第一实施例的非易失性存储器器件的示意性立体视图，并且图1B为示出了根据第一实施例的非易失性存储器器件的等效电路图；
[0009]图2为示出了根据第一实施例的非易失性存储器器件的示意性截面视图；
[0010]图3A和图3B为描述了根据第一实施例的存储器元件的操作的示意性视图；
[0011]图4A至图9B为示出了根据第一实施例的非易失性存储器器件的制造工艺的示意性视图；
[0012]图10为示出了根据第二实施例的非易失性存储器器件的示意性截面视图；
[0013]图11为示出了根据第三实施例的非易失性存储器器件的示意性截面视图；
[0014]图12A至图13B为示出了根据第三实施例的非易失性存储器器件的制造工艺的示意性截面视图；
[0015]图14A和图14B为示出了根据第四实施例的非易失性存储器器件的示意性截面视图；以及
[0016]图15A和图15B为示出了根据第五实施例的非易失性存储器器件的示意性截面视图。
【具体实施方式】
[0017]下文中，将参考附图描述实施例。在下面的描述中，相同的部件用同样的标号标记，并且部件被一次描述之后，其描述被酌情省略。
[0018]第一实施例
[0019]首先，描述了带有三维结构的包括在非易失性存储器器件IA内的存储器基元阵列11的概述。
[0020]图1A为示出了根据第一实施例的非易失性存储器器件的示意性立体视图，并且图1B为示出了根据第一实施例的非易失性存储器器件的等效电路图。
[0021]非易失性存储器器件IA包括具有三维结构的存储器基元阵列11。存储器基元阵列11包括全局位线10 (第一互连)、局域位线20 (第二互连)、字线30 (第三互连)、存储器元件40和选择器50。
[0022]多个存储器元件40被三维地布置在存储器基元阵列11中。
[0023]多个全局位线10在X方向(第一方向)延伸，并且被布置在Y方向(第三方向)。多个局域位线20在Z方向(第二方向)延伸，并且被布置在Y方向。多个字线30在Y方向延伸，并且被布置在Z方向。
[0024]非易失性存储器器件IA为交叉点型非易失性存储器器件。换而言之，将存储器元件40提供到使每个多个局域位线20和每个多个位线30彼此交叉的位置。存储器元件40根据施加的电压改变其电阻(稍后描述)。
[0025]在局域位线20和全局位线10之间提供选择器50。例如，选择器50为具有栅极电极的薄膜晶体管。每个全局位线10、局域位线20和字线30包括钨(W)、铝(Al)、铜(Cu)、钦(Ti)、多晶娃、石墨稀、碳纳米管等中的至少一种。
[0026]非易失性存储器器件IA包括控制电路单元15。将控制电路单元15设置在存储器基元阵列11周围的外围电路区域(未示出)中。通过控制电路单元15施加电压到每个全局位线10、字线30和选择器50的栅极电极。
[0027]控制电路单元15供应指定的电势到全局位线10和字线30。控制电路单元15可以转换特定的选择器50到开状态以供应电势到连接到选择器50的局域位线20。从而，将电压跨存储器元件40施加，该存储器元件40被设置在选定的局域位线20和与其交叉的字线30之间。
[0028]控制电路单元15可以进行这样的设置，使得字线30处的电势高于局域位线20处的电势，以及字线30处的电势低于局域位线20处的电势。从而，可以在存储器元件40中存储数据或者擦除数据。
[0029]这里，其中作为选定的存储器基元的选定的位从高电阻状态被改写为低电阻状态的操作被称为设置操作，并且其中从低电阻状态改写为高电阻状态的操作被称为复位操作。
[0030]现在将详细描述非易失性存储器器件IA的截面结构。
[0031]图2为示出了根据第一实施例的非易失性存储器器件的示意性截面视图。
[0032]图2示出了非易失性存储器器件IA(存储器基元阵列11)的沿着图1A的X-Z平面的截面。
[0033]尽管在图2示出了五个字线30，这仅是实例并且字线30的数量不限于此。
[0034]在非易失性存储器器件IA中，局域位线20在与X方向交叉的Z方向延伸。局域位线20的下端20d位于全局位线10之上。多个字线30在与X方向和Z方向交叉的Y方向延伸，并且被布置在Z方向。
[0035]在局域位线20和多个字线30之间提供电流限制层22。电流限制层22在Z方向延伸，并且与局域位线20接触。电流限制层22是带有导电性的高电阻层。例如，电流限制层22包括Mo、W、Ta、T1、S1、Ge、C、Ga、As、N、P等等中的至少一种元素。例如，电流限制层22的电阻率为1Ω.cm至108Ω.cm，并且可以通过调整元素组成比将其设置为所希望的值。
[0036]在电流限制层22和多个字线30之间提供金属离子源层24。在第一实施例中，金属离子源层24在Z方向延伸。在Z方向的相邻字线30之间的位置和电流限制层22之间提供金属离子源层24。在电流限制层22和电阻改变层26之间提供金属离子源层24。例如，金属离子源层24包括Au、Ag、Pd、Ir、Pt、W、Hf、Zr、T1、N1、Co、Al、Cr、Cu等等中的至少一种元素。
[0037]在金属离子源层24和多个字线30之间提供电阻改变层26。在电阻改变层26中，可以通过从金属离子源层24释放的金属离子扩散到电阻改变层26中，改变电阻值。
[0038]电阻改变层26的实例为含硅层。例如，电阻改变层26包括氧化硅(S1x)、多晶硅等等。电阻改变层26可为氧化硅膜和多晶硅膜的层叠体。使用这样的含硅层作为电阻改变层26的基体。电阻改变层不限于含硅层。也可使用GeSbTe、Hf0x、A10x等等。通过将从金属离子源层24释放的金属离子扩散到基体中，或者将扩散的金属离子返回到金属离子源层24 (稍后描述)，改变电阻改变层26的电阻。
[0039]存储器元件40为图2中用虚线围住的部分。在局域位线20和字线30之间提供存储器元件40。例如，存储器元件40包括电流限制层22、金属离子源层24和电阻改变层26。
[0040]在全局位线10和局域位线20的下端20d之间提供选择器50。
[0041]在全局位线10和字线30之间提供层间绝缘膜60。在Z方向的相邻的字线30之间提供层间绝缘膜61。在最上的字线30上提供层间绝缘膜62。
[0042]现在将描述存储器元件40的操作。
[0043]图3A和图3B为描述了根据第一实施例的存储器元件的操作的示意性视图。
[0044]图3A和图3B示出了存储器元件的操作实例。这里，金属离子源层24可以使用Au、Cu、Ni等等；在下面的描述中，金属离子源层24包括Ag作为实例。
[0045]首先，如图3A所示，在字线30和局域位线20之间施加指定的电压。在此，相对于字线30，施加高电势到局域位线20。从而，从金属离子源层24释放金属离子(例如，Ag离子)24a到电阻改变层26侧，并且形成含Ag离子24a的丝24f。
[0046]当通过连续施加的电压，丝24f的下端接近字线30时，存储器元件40的电阻从高电阻状态“O”转变为低电阻状态“ I ”，并且在存储器元件40上进行数据的写入。此操作被称为设置操作。当设置操作进行时的电压被称为设置电压，并且在设置电压施加时，流经存