成电路或片上系统（SoC)中， 用于改善的功率节省和性能益处。按所希望的，可以实现不同功率模式，包括传统模式或低 功率模式。此外，这些新结构可以连同传统晶体管和布局结构一起包含在工艺流程中，通过 避免额外的工艺步骤减小了制造商在集成电路的工艺流程中并入新结构的风险。结果，很 少地或者没有增大包含创新的功率节省晶体管结构的诸如SoC的集成电路的生产费用。
[0037] 还提供了用于在诸如电子产品的系统中结合并使用本文所述的本发明的方法和 结构，以提供优于常规器件的低功率运行带来的实质益处。这种益处包括系统级的较低功 耗、改进的系统性能、改进的系统成本、改进的系统可制造性和/或改进的系统可靠性，这 是可以根据本文所述和所示实施例设计并制造的冷却器低功率系统的结果。如将要说明 的，本发明可以有利地用于各种电子系统中，包括消费设备，诸如个人计算机、移动电话、电 视、数字音乐播放器、机顶盒、膝上型和掌上型计算设备、电子书阅读器、数码相机、GPS系 统、平板显示器、便携式数据存储设备和平板电脑，以及各种其他电子设备。在一些实施方 式中，晶体管和集成电路可以实质上增强电子系统整体上的操作，以及相应的商业适用性。 在一些实施例中，如本文所述的创新的晶体管、及包含它们的集成电路和系统也可以实现 比替换方案对环境更为友好的实施方式。
[0038] 这些及其他益处提供了数字电路中的进步，其满足了设计者、生产者和消费者的 许多需要。这些益处可以提供由创新的结构组成的系统，其实现了集成电路的不断的更进 一步的进步，从而得到了具有改进性能的器件和系统。本文将参考晶体管、集成电路、电子 系统和相关方法来说明实施例和实例，并将在制造工艺和商业链的多个层面突出创新的结 构和方法提供的（包括向电子产品的终端用户的）特征和益处。这些实例中固有的概念在 生产集成电路和电子系统的结构和方法中的应用将证明是可扩展的。因此，将会理解，本发 明的精神和范围不局限于这些实施例和实例，而仅由本文所附权利要求来限定，并且还限 定在相关的及共同指定的应用中。
[0039] 在一个实施例中，提供了创新的纳米级场效应晶体管（FET)结构，相比于具有相 同沟道长度的传统掺杂沟道器件，其具有精确控制的阈值电压。在这个背景下，精确控制的 阈值电压包括设置及可能的调整^值的能力，该能力提供了 〇 Vt的显著改进或减小。该结 构及其制造方法可以允许相比于传统器件的具有低运行电压的FET晶体管。一个实施例包 括纳米级FET结构，其可操作以具有耗尽带或区（即，深耗尽沟道，DDC)，该耗尽带或区从栅 极延伸到设置在低于栅极的深度的高掺杂屏蔽层（screening layer)。在一个实施例中，与 位于低于栅极至少1/2栅极长度距离的高浓度屏蔽区相比，接近栅极的沟道区基本上是未 掺杂的。这提供了与高掺杂屏蔽区或层成对的基本上未掺杂的沟道区或层（小于5X IO17 个原子/cm3的浓度，通常形成为外延生长的硅层）。在操作中，这些结构共同起作用以限定 深耗尽带或区，其终止了在近似等于或大于阈值电压的电压施加到栅极时的源自栅极的电 场。
[0040] 在某些实施例中，定位屏蔽层以避免与源极和漏极直接接触。在某些其他实施例 中，其可以形成为在多个源极/漏极/沟道/屏蔽区下延伸的薄片。屏蔽区的厚度范围通 常可以为5到50纳米。屏蔽区相对于沟道、阈值电压调节区（如果提供的话）和P阱是高 掺杂的。实际上，将屏蔽区掺杂为具有在IX IOis到1X10 2°个原子/cm3的浓度。在某些实 施例中，可以在屏蔽区上涂覆碳、锗等的抗掺杂剂迀移层，以防止掺杂剂朝向未掺杂沟道和 栅极迀移。
[0041] 尽管主要由栅极功函数、体偏置、沟道厚度和屏蔽层的深度和掺杂剂浓度的组合 设定阈值电压，但借助相邻于屏蔽区任选地提供分离的外延生长的硅层，可以对阈值电压 进行小的调整。这种阈值电压调节区具有小于屏蔽区的掺杂剂浓度的掺杂剂浓度。对于 通常的应用，将阈值电压调节区掺杂为具有从5X IO17到2X10 19个原子/cm3范围的平均浓 度。当存在时，阈值调节区厚度通常可以在2到50纳米的厚度范围。在某些实施例中，碳、 锗等的抗掺杂剂迀移层可以涂覆在阈值电压调节区上和/或下，以防止掺杂剂迀移到沟道 区中，或者可替换地，从屏蔽区迀移到阈值电压调节区中。
[0042] 如同会理解的，对于低于IOOnm的逻辑器件，DDC深度（Xd)可以由栅极下的屏蔽 层的深度来确立，通常是栅极长度的一半（即1/2LJ，有可能等于栅极长度（即U)或者附 近的中间分数（例如，3/4LJ。在一个实例中，DDC深度可以设置为大于或约等于沟道长度 的一半，这在工作中允许阈值电压的精确设置设定，即使在低于1伏的低运行电压情况下。 根据特定应用的需要，不同深度可以提供不同的有益结果。考虑到本公开内容，会理解不同 DDC深度在不同应用、不同器件几何形状和特定设计的多个参数中是可能的。根据特定应用 的参数，形成DDC晶体管中所用的不同区厚度、掺杂剂浓度和运行条件可以提供不同的有 益结果。
[0043] 如同将论述的，一些结构和方法与DDC设计有关，其可以在相同晶片和管芯上布 置的单片电路中与传统晶体管器件一起生产。DDC可以允许CMOS器件具有相比于具有高 掺杂沟道的传统体CMOS的减小的σ Vt，允许增大的可变性。相比于传统体CMOS晶体 管，DDC设计还可以具有强的体效应，这可以允许改进的体偏置辅助的对晶体管电压阈值设 定的控制。存在许多方式来配置DDC，以实现不同的益处，本文提出的另外的结构和方法可 以单独或结合DDC来使用，以产生额外的益处。
[0044] 这些结构和制造这些结构的方法允许FET晶体管相比于传统纳米级器件具有低 运行电压和低阈值电压。此外，DDC晶体管可以被配置为允许在电压体偏置生成器的帮助下 静态地设置阈值电压。在一些实施例中，甚至可以动态地控制阈值电压，允许极大地减小晶 体管泄漏电流（通过设定电压偏置以针对低泄漏、低速工作上调V t)，或者增大晶体管泄漏 电流（通过针对高泄漏、高速工作下调^)。最终，这些结构和制造这些结构的方法用于设 计具有可以在电路工作的同时进行动态调整的FET器件的集成电路。因此，可以用名义上 相同的结构来设计集成电路中的晶体管，并可以控制、调节或编程，以响应于不同偏置电压 在不同运行电压下工作，或者响应于不同偏置电压和运行电压在不同运行模式下工作。另 外，可以在制造后配置这些以用于电路内的不同应用。
[0045] 本文参考晶体管说明了某些实施例和实例，并突出了提供晶体管的创新结构和方 法的特征和益处。然而，这些实例中固有的概念在生产集成电路的结构和方法中的适用性 是可扩展的，并且不局限于晶体管或体CMOS。因此，在本领域中将会理解，本发明的精神和 范围不局限于这些实施例和实例或本文所附权利要求，以及相关的及共同指定的应用，但 可以有利地应用于其它数字电路环境中。
[0046] 在以下说明中，给出了可以在其中实施本发明的一些优选方式的多个具体细节。 显然，可以在无需这些具体细节的情况下实现本发明。在其它实例中，没有详细示出公知的 电路、部件、算法和工艺，或者以示意性的或方框图形式示出，以便不在不必要的细节方面 使得本发明难以理解。另外对于大多数部分，省略了有关于材料、工具、工艺时序、电路布局 和管芯设计的细节，因为此类细节对于完整理解本发明是不必要的，认为它们在相关领域 普通技术人员的理解能力内。在以下说明和权利要求中通篇使用了某些术语以指代特定系 统部件。类似地，会理解，可以以不同名称来指代部件，本文的说明并非旨在区分名称上而 非功能上不同的部件。在以下论述和权利要求中，以开放的方式使用词语"包括"和"包含"， 因此例如应解释为意思是"包括，但不限于"。
[0047] 本文说明了上述的方法和结构的多个实施例和实例。会认识到，该详细说明仅是 说明性的，任何情况下都并非旨在是限制性的。本领域技术人员得益于本公开内容易于想 到其它实施例。将对附图中所示的实施例加以具体介绍。相同的附图标记在附图和以下具 体说明中通篇用于指代相同或相似的部分。
[0048] 为了清楚，没有示出和说明本文所述的实施方式和实施例的全部常规特征。当然， 会理解，在本公开内容的任何此类实际实施方式的开发中，通常会做出多个实施方式特定 的决策，以便实现开发者的特定目标。此外，会理解，该开发工作有可能是复杂且耗时的，但 对于得益于本公开内容的本领域技术人员来说仍然是常规的工程任务。
[0049] 此外，将按照物理和功能区或层来说明注入的或者以其它方式存在于半导体的衬 底或晶体层中用以改进半导体的物理和电气特性的原子的浓度。本领域技术人员可以将这 些理解为具有特定浓度平均值的材料的三维体。或者，可以将它们理解为具有不同或空间 上变化的浓度的子区或子层。它们也可以作为掺杂剂原子的小组、基本上类似地掺杂剂原 子的区域等，或者其它物理实施例而存在。对基于这些特性的区域的说明并非旨在限制形 状、实际位置或取向。它们也并非旨在将这些区域或层局限于所用的工艺步骤的任何特定 类型或数量、层的类型或数量（例如，合成的或单一的）、半导体沉积、蚀刻技术、或者生长 技术。这些工艺可以包括外延形成的区或原子层沉积、掺杂剂注入方法或包括线性的、单调 增大的、退化或其它适合的空间变化的掺杂剂浓度的特定竖直或横向掺杂剂剖面。本文包 括的实施例和实例可以示出所用的特定处理技术或材料，诸如以下说明并在以下附图中示 出的外延及其它工艺。这些实例仅旨在作为说明性实例，不应将它们解释为限制性的。掺 杂剂剖面可以具有掺杂剂浓度不同的一个或多个区或层，定义了浓度中的变化和如何定义 区或层，不管工艺如何，是否可以借助包括红外光谱法、卢瑟福背散射法（RBS)、二次离子质 谱法（sms)或使用不同定性或定量掺杂剂浓度确定方法的其它掺杂剂分析工具的技术来 加以检测。
[0050] 在一个实施例中，可以用低功率晶体管来配置用于低功率电路的构造块，例如，本 文提供的低功率场效应晶体管，其可以在1. 〇伏或更低的电压Vdd工作。在一个实例中，晶 体管可以包括多晶硅栅极，具有小于100纳米的栅极长度，其中，栅极包括多晶硅层和介电 层。器件进一步包括低掺杂外延沟道，其接触多晶硅栅极的介电层。可以以在低掺杂外延 沟道下且在晶体管体上延伸的方式设置高掺杂屏蔽层。可以处理屏蔽层以减小掺杂剂在低 掺杂外延沟道中的扩散，如以下更详细论述的。器件包括源极和漏极，以及在源极与漏极之 间延伸的低掺杂外延沟道。
[0051] 在某些实施例中，还可以包括体分接头，以允许将体偏置电压施加到晶体管体。体 偏置依赖于体效应现象，以调节MOSFET的V t，且通常量化为体效应系数。如会理解的，相对 于源极前向体偏置（FBB)所述体减小了 Vt，这增大了晶体管速度。然而，因为泄漏对VT的 指数相关性，其还导致功率使用的大量增加。类似地，反向体偏置（RBB)减小了泄漏，但以 减小速度和增大延迟为代价。在某些实施例中，例如体偏置的施加允许将阈值电压V t增大 到大于0.3伏的值。
[0052] 体分接头（tap)示意性地示出为在体偏置生成器与晶体管体之间的连接，根据应 用，其可以应用于单个器件、器件的组、或者给定集成电路上的整个电路或子电路。根据这 些实施例，改进的〇^允许更强的体偏置系数，后者又允许V t中改进的变化。在现有技术 的系统中，体偏置系数通过高掺杂沟道来改进，这导致σ Vt的较宽且不希望出现的范围。因 此，需要将高阈值电压用于此类器件，从而以体偏置间接（mediated)控制来工作。根据本 文所述的实施例，可以用低高可调值来构造器件。此外，在给与设计者在单个 SoC上混合和匹配各种部件的独特能力的情况下，可以分离地且独立地设置和/或调节体 偏置和Vt。
[0053] 同样，创新的结构和方法被配置为减小大批电子器件和系统中的功耗，它们可以 与各种不同部件一起生产，包括数字和模拟器件，也可以与传统的器件在同一电路中一起 生产。根据本文所述的实施例，提供了器件、系统和方法，它们允许极大地改进（降低）σ VT， 还提供了改进的和强体偏置系数。因此，具有强体偏置的各种可调^是可能的，得到了以 较低功率工作的更好性能的器件和系统。为了实现它，提供了对工艺友好的技术，用于在同 一管芯上以精确和宽范