包含多个器件类型的集成电路管芯的制作方法
【专利说明】
[0001] 本申请是国际申请号为PCT/US2011/041167、国家申请号为201180040485. 1、申 请日为2011年6月21日、发明名称为"具有阈值电压设置凹槽的晶体管及其制造方法"的 发明专利申请的分案申请。
技术领域
[0002] 本申请总体上涉及半导体器件和与其相关的制造工艺，更具体地，涉及一种具有 阈值电压设置凹槽（notch)的晶体管及其制造方法。
【背景技术】
[0003] -段时间以来，半导体产业使用体CMOS晶片技术来制造集成电路。将晶片切割成 通常称为管芯或芯片的单个部分，其中将每一个芯片封装到电子器件中。已经证明体CMOS 技术是尤其"可扩缩的"，这意味着：在优化和重复利用现有制造工艺和设备的同时，可以使 得体CMOS晶体管越来越小，以便维持可接受的生产成本。在历史上，随着体CMOS晶体管的 尺寸减小，其功耗也减小，这有助于业界提供增大的晶体管密度和更低的操作功率。因此， 半导体行业已经能够借助体CMOS晶体管的尺寸来调整其功耗的大小，减小运行晶体管及 其所在的系统的成本。
[0004] 然而近年来，在减小体CMOS晶体管尺寸的同时减小其功耗已经变得越来越困难。 晶体管功耗直接影响芯片功耗，其又影响运行系统的成本，且在一些情况下，影响系统的应 用。例如，如果在相同芯片面积中的晶体管的数量加倍，同时每个晶体管的功耗保持相同或 增大，芯片的功耗就将大于两倍。这部分是由于冷却所得到的芯片的需要，其同样需要更多 的能量。结果，这会使得对运行芯片的终端用户收取的能耗费用增加一倍以上。这种增加的 功耗还会相当大地减小消费电子设备的有用性，例如由于减小了移动设备的电池寿命。它 还具有其它效果，例如，增大产热和对散热的需要，有可能减小系统的可靠性，以及对环境 的不利影响。
[0005] 在半导体工程师中已经普遍地觉察到不断地减小体CMOS的功耗是不切实际的， 部分是由于认为晶体管的运行电压V dd不再能够随着晶体管尺寸减小而减小。CMOS晶体管 或者导通或者截止。CMOS晶体管的状态由施加到晶体管的栅极的相对于晶体管的阈值电压 ^的电压值来确定。在晶体管导通时，其消耗动态功率，这可以由以下等式来表示：
[0006] P 动态=CVDD2f
[0007] 其中，Vdd是提供给晶体管的运行电压，C是在晶体管导通时其负载电容，f时晶体 管运行的频率。在晶体管截止时，其消耗静态功率，这可以由以下等式来表示：
[0008] P静态=Ioff Vdd
[0009] 其中，Ii3ff是晶体管截止时的泄漏电流。在历史上，业界已经主要通过减小运行电 压V dd而减小了晶体管功耗，这同时减小了动态和静态功率二者。
[0010] 减小运行电压Vdd的能力部分取决于能够精确地设置阈值电SVt，但这随着晶体 管尺寸减小而变得越来越困难。对于使用体CMOS工艺制造的晶体管，设置阈值电压^的 主要参数之一是沟道中掺杂剂的量。影响Vt的其它因素是晕圈（halo)注入、源漏低掺杂 扩散和沟道厚度。理论上，可以精确地完成匹配晶体管^，以使得相同芯片上的相同晶体管 具有相同的Vt，但实际上掺杂剂浓度和设置中的工艺和统计学变化意味着阈值电压可以相 当大地变化。这种不匹配的晶体管将不会响应于相同的栅极电压而同时全部导通，在极端 情况下，一些晶体管会从不导通。更令人关心的是，不匹配的晶体管导致增大的泄漏损耗， 这即使在晶体管没有有效开启的情况下也浪费功率。
[0011] 对于具有IOOnm或更短的沟道长度的晶体管，在额定掺杂剂浓度水平，在沟道中 可以设置少至30到50个掺杂剂原子。这与位于具有大于约100纳米沟道长度的前一代晶 体管的沟道中的成千上万个原子形成对照。对于纳米级晶体管，如此少的掺杂剂原子的数 量和设置中的内在统计学变化导致称为随机掺杂剂波动（RDF)的可检测的变化。连同工艺 和材料变化一起，对于具有掺杂沟道的纳米级体CMOS晶体管，RDF是V t中变化（通常称为 〇 Vt)的主要决定因素，由RDF引起的〇 Vt的量仅随着沟道长度减小而增大。
[0012] 业界在寻找用于具有极大减小的〇VT的创新晶体管的工艺和设计。然而，诸如未 掺杂沟道FINFET之类的许多提出的解决方案将需要晶体管工艺制造和布局中的相当大的 变化。这减缓了采用，因为业界宁愿避免重新设计，这要求传统的且广泛使用的集成电路制 造工艺和晶体管布局中相当大的变化。对于片上系统（SoC)或其它高度集成的器件而言尤 其是这样，所述片上系统（SoC)或其它高度集成的器件包括各种电路类型，诸如模拟输入 输出电路（I/O)、数字电路及其它类型的电路。此外，考虑到在如此高度集成的系统上的不 同类型的电路，如果可以改进一类或多类电路，并且任何必要的传统（legacy)电路保持相 同，则仍要一起生产整体SoC，以避免制造工艺中额外的步骤。例如，如果可以实现对数字电 路的改进，而所述改进不适用于模拟电路，就会希望一起同时制造电路，而不增加更多的处 理步骤。可以重新设计整个集成电路，以适应在减小的电压源下的操作。本文提及的术语 "重新设计"可以包括在电路制造前对晶体管栅极尺寸的适当调整。然而，在进行重新设计 尝试时遇到了困难。额外的工艺和掩蔽步骤可能是复杂的、昂贵的且在技术上是困难的。
[0013] 考虑到与过渡到新技术相关的实际成本与风险，半导体和电子系统的制造商长久 以来在寻找扩展体CMOS的使用的方式。至少部分由于在V dd实质上减小到低于1伏时不能 易于控制晶体管组中的σ V/变化，就半导体产业看来，不断减小体CMOS中的功耗已经日益 成为不可克服的问题。
【发明内容】
[0014] 获得即使在低功率晶体管代替标准晶体管时也允许管芯上模拟1/0晶体管保持 不变的低功率数字晶体管工艺和结构具有相当大的优点。因此，希望获得改变了一些但其 他是未变化的传统电路的电路混合体，但制造它们的工艺没有实质的改变。为了减小成本 并增大产量，最好是在生产总体集成电路中不实质增加制造步骤的数量。
[0015] 因此，本领域中需要用于互补金属氧化物半导体（CMOS)晶体管和集成电路的改 进的结构和方法，以及适合于在单一集成电路管芯上制造传统和创新的数字和模拟晶体管 二者的晶体管制造工艺。会发现，本文所述的多个实施例提供了这种结构和工艺，用以以极 佳的方式克服现有技术中的缺点。
[0016] 因此，本领域中需要用于互补金属氧化物半导体（CMOS)晶体管和集成电路的改 进的结构和方法，以及适合于在单一集成电路管芯上制造传统和创新的数字和模拟晶体管 二者的晶体管制造工艺。会发现，本文所述的多个实施例提供了这种结构和工艺，用以以极 佳的方式克服现有技术中的缺点。
[0017] 提供了一套创新和多样化的结构和方法来减小一大批电子器件和系统中的功耗。 这些创新和多样化的结构可以与包括传统器件的其他器件一起实现在公共硅衬底上。这些 结构和方法中的一些很大程度上可以通过重新使用现有体CMOS工艺流程和制造技术来实 现，这允许半导体行业以及更广泛的电子行业免于代价高且有风险地转换到替换技术。一 些结构和方法涉及深耗尽沟道（DDC)设计，允许基于CMOS的器件具有比常规体CMOS减小 的〇V T，并可以允许精确得多地设置沟道区中具有掺杂剂的FET的阈值电压Vt。存在许多 方式来配置DDC以获得不同的益处，本文提出的额外的结构和方法可以单独或结合DDC - 起使用，以产生额外的益处。
[0018] 根据本公开实施例的一个方案，提供了一种包含多个器件类型的集成电路管芯， 包括：多个掺杂阱，其中至少一些掺杂阱被二次掺杂以形成用于第一器件类型的屏蔽层，至 少一些掺杂阱支持第二器件类型；阈值电压调节层，位于所述第一器件类型的所述屏蔽层 上，被掺杂以提供阈值电压设置凹槽；第一沟道层，位于所述第一器件类型的阈值电压调节 层上；第二沟道层，位于第二器件类型的掺杂阱上；以及多个栅极堆叠体，位于所述第一沟 道层和所述第二沟道层上，其中至少一些栅极堆叠体具有第一成分，而其他栅极堆叠体具 有第二成分。
[0019] 本公开内容介绍了相对于常规半导体制造工艺的多个技术优点。一个技术优点是 提供表示独特的凹槽的掺杂剂剖面（profile)，以便实现对在精确范围内的Vt设定的调整。 另一个技术优点是通过适当选择金属可以扩展^设置范围，以便在管芯上适用极宽范围的 Vt设置。再另一个技术优点包括使用体偏置以提供对DDC晶体管中的功耗的显著动态控 制。结果是能够独立控制V t(以低〇 Vt)和Vdd，以使得可以独立于给定器件的^来调节体 偏置。
[0020] 本发明的某些实施例可以具有一些、全部这些优点，或者不具有这些优点。依据以 下的附图、说明和权利要求，其他技术优点对于本领域技术人员而言也可以是显而易见的。
【附图说明】
[0021] 为了更完整地理解本公开内容，结合附图参考以下的说明，在附图中，相似的参考 标记代表相似的部分，其中：
[0022] 图1示出了代表性的SoC以及示例性的剖面，所述代表性的SoC具有画出轮廓的 DDC数字晶体管、数字传统晶体管、DDC模拟晶体管、模拟传统晶体管、高Vt器件、低V τ器件 及其他器件的分组。
[0023] 图2Α是示出根据不同实施例的涉及处理不同模拟和数字器件的不同工艺步骤的 总体流程图。
[0024] 图2Β是示出能够根据多个实施例配置的掺杂剂剖面的图示。
[0025] 图2Β是示出能够根据多个实施例配置的掺杂剂剖面的图示。
[0026] 图2C和图2D是示出能够根据多个实施例配置的多个掺杂剂剖面的图示。
[0027] 图3是示出根据不同实施例的工艺步骤的晶体管工艺结构的实例。
[0028] 图3A包括根据不同实施例的器件特征的两个表。
[0029] 图4A到图4L是示出集成电路工艺流程的一个实施例的流程图。
[0030] 图5A到图5J是示出集成电路工艺流程的另一个实施例的流程图。
[0031] 图6A到图6M是示出集成电路工艺流程的另一个实施例的流程图。
[0032] 图7A到图7J是示出集成电路工艺流程的另一个实施例的流程图。
【具体实施方式】
[0033] 提供了创新的结构和方法，所述结构和方法被配置为减小大批电子器件和系统的 功耗，它们可以与各种不同部件一起生产，包括数字和模拟器件，也可以与传统的器件在同 一电路中一起生产。提供了对工艺友好的技术，用于在同一管芯上以精确和宽范围的^控 制和改进的 〇^构造各种晶体管。此外，提供了可以在单个SoC上构造的结构，其能够分 别设置体偏置系数和Vt。消除这两个设置的相互影响为设计者提供了在单个SoC上混合并 匹配极为不同的晶体管器件类型的能力。
[0034] 可以使用DDC结构（以低〇 Vt)精确设置Vt的值，表示独特的凹槽的创新的掺杂 剂剖面实现了在精确范围内的Vt设置的调节，在一个实例中调节至约+/_0. 2V。可以通过 适当选择金属来扩展这个^设置范围，以便在管芯上适用V 置的极宽范围。并且有可能 不必需要用于每一个晶体管的多个分离的掩蔽步骤。借助增加静态和/或动态偏置的精确 设定，可以在基本上精确的范围内以宽量程^构造不同类型的晶体管。例如，实际上可以 构造具有-0. 9到+0. 9伏之间的Vt(对于1.0 Vdd晶体管）的任何类型的晶体管，并构造在 同一管芯上。
[0035] 在功能上，这意味着本文所述的实施例提供了广泛适用的晶体管工艺步骤，其允 许了复杂的高和低Vt或混合信号电路的成本节约的制造。由这种工艺形成的晶体管很好 地匹配和/或能够运行在传统模式中或按要求运行在各种低功率模式中。
[0036] 这些创新结构和方法中的一些可以主要通过重新使用现有体CMOS工艺流程和当 前的基础设施制造技术来实现，这允许半导体行业以及更广泛的电子行业免于代价高且有 风险地转换到替换技术，其需要制造工艺和设备的昂贵改变。包括模拟和数字晶体管，及传 统和创新结构的混合体的不同晶体管设计可以包含在单个集