第二时钟信号CK2互为反相。
[0025]重置模块200包含第四晶体管T4和第五晶体管T5。第四晶体管T4漏极电性连接触发节点Q(n)，其栅极电性连接重置信号Reset，其源极电性连接第一固定电压VGL。第五晶体管T5漏极电性连接第二固定电压VGH，其栅极电性连接重置信号Reset，其源极电性连接锁存模块300。
[0026]锁存模块300包含第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和第二 CMOS传输门302。第六晶体管T6栅极电性连接输入端A，其源极电性连接第一固定电压VGL。第七晶体管T7漏极电性连接触发节点Q(n)，其栅极电性连接输出端B，其源极电性连接第六晶体管T6的漏极。第八晶体管T8的漏极电性连接第五晶体管T5的漏极，其栅极电性连接输入端A，其源极电性连接触发节点Q(n)。第九晶体管T9的漏极电性连接第五晶体管T5的漏极，其栅极电性连接输出端B，其源极电性连接触发节点Q(n)。第二 CMOS传输门302的输入电性连接第一时钟信号CK1，其输出电性连接输入端A，用来依据触发节点Q(n)的所述触发信号产生电压至输入端A。第十晶体管T10的漏极电性连接第二固定电压VGH，其栅极电性连接触发节点Q(n)，其源极电性连接输入端A。第二CMOS传输门302包含第^^一晶体管T11及第十二晶体管T12，其中第^^一晶体管T11是PM0S晶体管，第十二晶体管T12是NM0S晶体管。锁存电路300另包含第五反相器305，其输入电性连接第十二晶体管T12的栅极，其输出电性连接第十一晶体管T11的栅极。
[0027]相较于现有技术，本发明G0A电路单元SR(n)的输入模块600的CMOS传输门601在导通时，因为晶体管T2、T3皆开启，确保CMOS传输门601的输入端A和输出端B之间具有两条通路，因此减少现有技术使用单一晶体管的等效导通电阻。如此一来，可以提高输入端A和输出端B之间的驱动电流，提高电平传输速度，因此具有减小了晶体管的驱动损耗，达到提尚电路稳定性的有益效果。
[0028]请参阅图3，图3是本发明第二实施例的栅极驱动基板14的G0A电路单元SR(n)的电路图。不同于图2，输入模块700还包含第一反相器711，其输入端电性连接第二晶体管T2的栅极，其输出端电性连接第一 CMOS传输门601的第三晶体管T3的栅极。第一反相器711用来将前一级G0A电路单元SR(n-l)输出的扫描信号G(n_l)输出为反相信号XG(n_l)。由于图2的实施例是直接利用前一级G0A电路单元SR(n-l)的输出模块400的反相器413的输出做为反相信号XG(n-l)，因此会增加反相器412、413、414的负载，影响其驱动能力。图3的实施例则通过输入模块700的第一反相器711将扫描信号G(n-l)输出为反相信号XG(n-l)。这样的设计可以减少反相器412、413、414的负载，提高其驱动能力。
[0029]请一并参阅图2-图4，图4是图3所示各种输入信号、输出信号和节点电压的时序图。当前一级G0A电路单元SR(n-l)的扫描信号G(n_l)处于高电平时，G0A电路单元SR (η)的晶体管Τ1会导通打开使得输出端Β的电位被第一固定电压VGL拉低为低电平。此时触发节点Q(n)处于高电平，而输入端Α为高阻抗(High impedance)。当前一级G0A电路单元SR(n-l)的扫描信号G(n-l)切换至低电平时，G0A电路单元SR(n)的第二晶体管T2和第三晶体管T3会导通(亦即CMOS传输门601导通)，第一晶体管T1关闭。此时G0A电路单元SR(n)的触发节点Q (η)会被锁存在高电平，因此输入端Α和输出端Β保持在第一时钟信号CK1的低电平。当第二时钟信号CK2变为高电平时，与非门401的输出为低电平。与非门401的输出经过三个反相器411、412、413之后会输出为G0A电路单元SR(n)的扫描信号G(n)的脉冲。当第一时钟信号CK1变为高电平时，输入端A和输出端B的电压变成高电平，G0A电路单元SR(n)的触发节点Q(n)会被锁存在低电平，此时G0A电路单元SR(n)的扫描信号G(n)会被拉回低电平。
[0030]相较于现有技术，本发明G0A电路单元SR(n)的输入模块700的CMOS传输门601在导通时，因为晶体管T2、T3皆开启，确保CMOS传输门601的输入端A和输出端B之间具有两条通路，因此减少现有技术使用单一晶体管的等效导通电阻。如此一来，可以提高输入端A和输出端B之间的驱动电流，提高电平传输速度，因此具有减小了晶体管的驱动损耗，达到提尚电路稳定性的有益效果。
[0031]综上所述，虽然本发明已以较佳实施例揭露如上，但该较佳实施例并非用以限制本发明，该领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
【主权项】
1.一种栅极驱动基板，其包含: 数个呈矩阵排列的像素单元； 数个晶体管，每一晶体管电性连接于其中一个像素单元；以及数个GOA电路单元，数个所述GOA电路单元以串联的方式耦接，每一级GOA电路单元用来依据前一级GOA电路单元输出的扫描信号、第一时钟信号以及重置信号，在输出端输出扫描信号，其特征在于，每一级GOA电路单元包含: 输出模块，用来依据触发节点的触发信号输出所述扫描信号； 重置模块，用来依据所述重置信号，重置所述触发信号； 锁存模块，电性连接所述输出模块和所述重置模块之间，用来于锁存(hold)所述触发信号的电位以及下拉所述触发信号的电位；及 输入模块，电性连接所述锁存模块，用来接收所述前一级G0A电路单元输出的扫描信号，其包含: 第一 CMOS传输门，其包含第二晶体管和第三晶体管，所述第二晶体管是NM0S晶体管以及所述第三晶体管是PM0S晶体管；及 第一晶体管，其漏极电性连接所述第一 CMOS传输门的输出端，其栅极电性连接所述第二晶体管的栅极和所述前一级G0A电路单元输出的扫描信号，其源极电性连接第一固定电压。2.如权利要求1所述的栅极驱动基板，其特征在于，所述第二晶体管的栅极电性连接于所述前一级G0A电路单元输出的扫描信号，所述第二晶体管的源极电性连接于所述第三晶体管的源极，所述第二晶体管的漏极电性连接于所述第三晶体管的漏极，所述第三晶体管的栅极电性连接于反相后的所述前一级G0A电路单元输出的扫描信号。3.如权利要求2所述的栅极驱动基板，其特征在于，所述输入模块还包含第一反相器，所述第一反相器的输入端电性连接所述第二晶体管的栅极，所述第一反相器的输出端电性连接所述第三晶体管的栅极。4.如权利要求1所述的栅极驱动基板，其特征在于，所述输出模块包含: 与非门，其输入电性连接于第二时钟信号和所述触发信号； 第二反相器，其输入电性连接与非门的输出； 第三反相器，其输入电性连接第二反相器的输出；及 第四反相器，其输入电性连接第三反相器的输出，用来输出所述扫描信号。5.如权利要求4所述的栅极驱动基板，其特征在于，所述第一时钟信号和所述第二时钟信号互为反相。6.如权利要求1所述的栅极驱动基板，其特征在于，所述重置模块包含: 第四晶体管，其漏极电性连接所述触发节点，其栅极电性连接所述重置信号，其源极电性连接所述第一固定电压；及 第五晶体管，其漏极电性连接第二固定电压，其栅极电性连接所述重置信号，其源极电性连接所述锁存模块。7.如权利要求6所述的栅极驱动基板，其特征在于，所述锁存模块包含: 第六晶体管，其栅极电性连接第一节点，其源极电性连接所述第一固定电压； 第七晶体管，其漏极电性连接所述触发节点，其栅极电性连接第二节点，其源极电性连接所述第六晶体管的漏极； 第八晶体管，其漏极电性连接所述第五晶体管的漏极，其栅极电性连接所述第一节点，其源极电性连接所述触发节点； 第九晶体管，其漏极电性连接所述第五晶体管的漏极，其栅极电性连接所述第二节点，其源极电性连接所述触发节点； 第二 CMOS传输门，其输入电性连接所述第一时钟信号，其输出电性连接所述第一节点，用来依据所述触发节点的所述触发信号产生电压至所述第一节点；及 第十晶体管，其漏极电性连接所述第二固定电压，其栅极电性连接所述触发节点，其源极电性连接所述第一节点。8.如权利要求7所述的栅极驱动基板，其特征在于，所述第二CMOS传输门包含第十一晶体管以及第十二晶体管，所述锁存电路另包含第五反相器，其输入电性连接所述第十二晶体管的栅极，其输出电性连接所述第十一晶体管的栅极。9.一种液晶显示器，其包含源极驱动器以及如权利要求1-8任一项所述的栅极驱动基板，所述栅极驱动基板输出扫描信号使得数个所述晶体管开启，同时所述源极驱动器输出对应的数据信号至数个所述像素单元使其显示灰阶。
【专利摘要】一种栅极驱动基板，其包含数个GOA电路单元，每一级GOA电路单元包含输出模块，用来依据触发节点的触发信号输出所述扫描信号；重置模块，用来依据所述重置信号，重置所述触发信号；锁存模块，用来于锁存所述触发信号的电位以及下拉所述触发信号的电位；输入模块，电性连接所述锁存模块，用来接收所述前一级GOA电路单元输出的扫描信号。所述输入模块包含第一CMOS传输门及第一晶体管。本发明的每一级GOA电路单元的输入模块可降低晶体管的等效导通电阻，提高触发节点的驱动电流以提高电平传输速度，减小晶体管的驱动损耗且提高电路的稳定性。
【IPC分类】G09G3/36
【公开号】CN105321492
【申请号】CN201510798987
【发明人】赵莽
【申请人】武汉华星光电技术有限公司
【公开日】2016年2月10日
【申请日】2015年11月18日